基于CPLD的自动变模全数字锁相环设计及仿真

针对传统方法设计的全数字锁相环存在锁相精度不高、锁相速度慢等问题,提出一种基于CPLD实现的新型自动变模全数字锁相环.它可以根据相位误差的大小自动控制数字滤波器的模值,减少在捕捉过程中因相位调整频繁而产生的相位抖动,而设计的基于状态机的数控振荡器可以通过先"粗调"再"精调"来提高锁相精度以及锁定速度.新型锁相环利用QuartusII对Verilog代码编辑综合,并用Modelsim进行了仿真.仿真结果表明,上述锁相环具有抗干扰能力强、动态响应快、锁相精度高的特点,适用于多种应用领域如数字通信、测量和工业控制中.     

基于FPGA的自动变模控制感应加热电源全数字锁相环研究

针对感应加热电源频率跟踪设计中传统锁相环电路设计复杂、跟踪速度慢、锁相频带窄、单独模块设计修改繁琐等问题,提出一种基于FPGA的自动变模控制感应加热电源全数字锁相环,即拓展锁相环中心频率频带和采用变模控制实现快速频率跟踪.应用SOC技术完成系统设计,并进行典型频带的计算机仿真.仿真结果证实了该设计具有宽范围的锁相能力及快速精确的频率跟踪性能,满足感应加热电源对负载频率变化的快速跟踪要求.     

一种基于VHDL语言的全数字锁相环的实现

介绍一种基于VHDL语言的全数字锁相环实现方法,并用这种方法在FPGA中实现了全数字锁相环,作为信号解调的位同步模块。     

智能模值控制的数字锁相环的FPGA设计与分析

锁相环器件的数字集成化,使得全数字锁相环在数字通信中得到了极为广泛的应用;传统的K模计数器构成的数字锁相环虽然实现简单,但无法同时顾及到环路锁定时间和相位抖动噪声,因此设计了一种基于FPGA的智能控制K模计数器模值的数字锁相环;该设计能够在环路工作的不同阶段自动调整K模计数器的模值大小,从而实现了在缩短环路锁定时间的同时减小相位噪声误差;实际应用结果表明,该设计在低频段的频率跟踪应用中,系统的捕获时间有明显的缩短,相位抖动噪声也得到良好的控制。     

基于FPGA的线性可变码位控制全数字锁相环的设计与仿真

线性可变码位控制全数字锁相环（LVBC－DPLL）具有环路捕捉时间快的特点，该文介绍了以EDA技术作为开发手段的LVBC－DPLL的设计与实现，并分析了系统的稳态性能及仿真结果。     

面向全数字锁相环应用的时间数字转换器

时间数字转换器TDC是全数字锁相环ADPLL相位捕获的重要部件。以TDC分辨率的提升为主线,讨论了计数器型、门延迟和亚门延迟型三类全数字TDC的基本结构,从提高分辨率、增加动态范围、减小非线性误差等技术点对比阐述各自的优势,并对TDC技术在全数字锁相环中的应用前景以及未来研究重点进行了简要分析。     

基于CPLD的低频信号全数字锁相环设计

本文在分析商用全数字锁相环的常用技术和低频信号的特点后,提出一种适用于低频信号的基于CPLD的锁相环实现方法.     

一种新型PID控制的全数字锁相环的设计与实现

一种采用积分分离的PID控制作为环路滤波器的全数字锁相环。该滤波器对序列滤波器输出的加减脉冲个数在反馈信号的上升沿进行综合,然后通过PID控制算法将综合值作为压控振荡器的分频值来实现相位的调整,最终达到相位锁定。PID控制算法响应时间短并可控制超调量,相比PI算法具有更快的上升时间,且不增加超调量。另外,该环路具有结构简单、易于集成等特点,可以作为一个子系统或功能块构成片上系统(SoC),用以提高控制系统的可靠性,简化系统硬件结构。     

基于CPLD的高精度全数字锁相环

针对由电力系统工频信号频率波动导致的不能同步采样从而影响电参量测量精度的问题,提出以74HC297为核心设计高精度的全数字锁相环(ADPLL)电路,实现精密跟踪锁定待测信号频率和相位,并在CPLD中实现.本文推导ADPLL在频率跳变时的锁定时间表达式,分析影响锁定速度和精度的相关因素.给出实验波形和数据,实验结果表明,该ADPLL的锁定精度至少达到0.000 2 Hz以上.     

一款可综合全数字锁相环设计与分析

全数字锁相环ADPLL拥有较高的集成度、灵活的配置性和快速的工艺可移植性,可以解决模拟电路中无源器件面积过大、抗噪声能力不强、锁定速度慢以及工艺的移植性差等瓶颈问题。在纳米工艺下,单级反相器的最小延时已经达到10ps以内,大大改善了全数字锁相环的抖动性能。提出了一款面向高性能微处理器应用的全数字锁相环结构,并对该结构进行了频域建模和噪声分析。该结构完全采用标准单元设计,最高频率可达到2.4GHz,抖动性能达到ps级别。     

全数字低频锁相环的研究与应用

采用嵌入式微机检测与控制技术开发了一种新型的低频锁相环控制系统;鉴相器采用时间数字转换器设计,克服了传统鉴相器存在鉴相死区的缺点;由于采用阻容式低频信号滤波器设计难度较大,采用计算机软件算术平均和滑动平均值滤波方案,解决了低频鉴相环路滤波器设计难题;该锁相环在GPS驯服晶振课题中应用,有效克服了GPS秒脉冲抖动噪声,结果表明,该锁相环结构简洁,控制参数调节方便,锁定后晶振频率准确度优于5E-11.     

基于DSP2812的全新数字锁相环

鉴于能量回馈控制系统要求回馈电流与电网电压严格同频同相,结合锁相环原理,提出了一种基于DSP TMS320F2812的高精度数字锁相控制方案.利用DSP内部的捕获单元、通用定时器和比较单元,方便地实现了对电网电压和回馈电流的信号捕获,从而达到调频调相的目的,达到并网条件.实验表明,此方法精度高,锁相速度快,保证了并网系...     

锁相环电机转速控制系统的研究

分析了锁相环路直流电机转速控制方案 ,给出了电机与光电耦合器在锁相环路中的组合模型。根据此组合模型设计了锁相环路结构 ,并对锁相直流电机控制系统进行了测试 ,结果表明在 5 0～ 2 4 0 0Hz范围内可进行精确的线性控制。     

数字锁相环的优化设计与应用

为了提高数字锁相环的工作频率、改善环路性能,提出了提高环路的优化设计方法,给出了数字锁相环（DPLL）的工作原理,通过对数字锁相环电路的设计分析,详细论述了利用数字微分将锁相环的鉴相器和环路滤波器完全数字化的电路设计方法,仿真结果表明：环路的工作频率由原来的几百kHz提高到几MHz,目前该数字锁相环已成功地应用于某测控系统中,应用结果证实：该数字锁相环具有工作频率高、捕获时间及精度可调、接口简单、通用性好等特点,可推广应用于远程测量与控制系统中.     

基于FPGA的数字锁相环的研究与实现

介绍了当前广泛应用的数字锁相环的原理和基于FPGA的设计方法。针对在数字锁相环应用中,当滤波器K值较小时存在的相位抖动问题,提出了一种锁定检测模块的设计,通过仿真验证,该设计能够有效地抑制锁定状态下的相位抖动。     

一种基于锁相环同步的高精度数字晶闸管触发器

介绍一种高精度数学晶闸管触发器，它基于锁相环同步，适用于双反星形整流电路，并已成功地应用于晶闸管弧焊电流微机控制系统。     

一种改进的全数字锁相环设计

本文在介绍了经典全数字锁相环(all digital PLL,AD-PLL)的基础上,提出了具有捕获锁定未知输入信号频率功能的ADPLL,使用方便,应用广泛。本文详尽的描述了系统的工作原理和关键部件的设计,通过计算机进行了仿真验证,并在可编程逻辑器件(FPGA)中予以实现。