改善锁相频率合成器性能的一种有效方法

锁相频率合成器是现代频率合成器的一种主要型式，其性能主要取决于锁相环路的参数与调整状态，提高频率合成器的性能，有重要的实际意义，本文提出了一种在环路滤波器中加补偿电容来改善频率合成器性能的方法；并给出了现代锁相频率合成器的典型电路，环路参数的设计与选择及补偿后性能改善的实验结果。     

数字频率合成器设计分析

介绍频率合成的基本概念及频率合成器的技术指标,对设计的频率合成器的主要工作原理及性能进行分析.     

大规模集成锁相环微波频率合成器

介绍了锁相环路频率合成器的应用、由单片机控制的大规模集成锁相环频率合成器总体方案，主要电路的设计与偏程，调测结果及其改进，该合成器的工作频率范围为９００￣１０００ＭＨｚ，频率间隔为１ＭＨｚ，单边相位噪声功率谱密度为－７６ｄＢｃ／１Ｈｚ／１ｋＨｚ。     

改善DDFS+PLL频率合成器噪声性能的一种方案

本在介绍当前通信系统中广泛采用的几种频率合成技术的基础上,针对ＤＤＦＳ＋数字ＰＬＬ频率合成器中的ＤＤＦＳ输出噪声被数字倍频环放大从而影响频率合成器的噪声性能的问题,提出一种改进的方案。     

单片机控制的高分辨率频率合成器设计

本文介绍了我们近期研制的一种单片机控制的高分辨率频率合成器的基本原理及设计方法。它采用新的频率合成方法，与目前常用的多环结构频率合成器及小数分频频率合成器相比，具有频率分辨率容易提高、结构简单、成本低等优点，是一种新颖有效的高分辨率频率合成器。     

超高速跳频频率合成器的设计

在对直接频率合成、锁相环频率合成和直接数字频率合成三种基本频率合成技术,以及目前常用跳频频率合成器技术方案进行简要分析和对比的基础上,提出了一种由直接数字频率合成和倍频链构成的适用于超高速跳频的频率合成器设计方案,较好地解决了在保证频率高速切换条件下达到超高速跳频频率合成器输出频谱纯度要求的技术难点,并给出了采用该方案的具体实验结果。     

低相噪频率合成器中环路滤波器仿真研究

为了改善短波跳频电台中频率合成器的相位噪声特性,分析了DDS激励PLL式频率合成器中锁相环单元工作过程,基于ADI公司的PLL芯片ADF4001,就相位噪声问题对环路滤波器进行了设计.从带宽和相位余量出发,通过一种参数的近似算法,重新计算设定滤波器各种参数值,有效降低了滤波器相位噪声.最后用ADIsimPLL仿真软件对锁相环进行了仿真.结果表明：在70MHz输出时,经计算调整后的系统噪声性能比调整前优化可达0.79%,滤波器噪声性能的优化可达4%.有效改善了频率合成器的相位噪声特性.     

L波段频率合成器的系统模块分析与仿真

本文根据L波段频率合成器的设计方案,重点对设计的系统的硬件电路,包括系统设计方案、主要电路模块设计以及系统设计的合理性分析与仿真等。最后的仿真结果表明了该频率合成器具有高频率分辨率、高长期频率稳定度、低相噪等特点,可以满足实际系统需要。     

一种宽带直接频率合成器的设计

本文介绍一种高性能的宽带直接频率合成器的设计方法,可实现频率合成器的高分辩率。在S波段,该合成器在偏离载波1kHz时相位噪声优于-124dBc／Hz,杂散抑制达到70dBc,变频时间小于200ns。     

一种可预置频率合成器的设计

介绍了利用大规模锁相环频率合成电路设计可预置多频频率合成器的原理及方法,并举例加以说明,所设计的频率合成器具有结构简单,操作方便,频率稳定高等特点。     

伪随机序列快速跳频频率合成器的研制

军用跳频通信系统为了提高抗干扰能力和达到高的通信性能,要求跳频频率合成器具有高的跳频速度、低的相位噪声和杂散电平,同时输出频率按照伪随机序列跳变.本文介绍了一种伪随机序列快速跳频频率合成器.本跳频频率合成器采用直接数字频率合成技术(DDS)和锁相频率合成技术(PLL)相混合的形式产生高精度、高稳定的频率输出.该频率合成器的输出频率按m序列快速跳变,输出信号带宽为:350～510MHz,相位噪声优于-90dBC/Hz/1KHz,杂散电平优于-60dB.该频率合成器能应用于军用跳频通信系统,改善通信系统的抗干扰能力.     

降低锁相式频率合成器相位噪声方法研究

针对锁相式频率合成器噪声特点,简述了相位噪声的表征形式,分析了锁相式频率合成嚣相位噪声的产生原因,提出了几种降低相位噪声的方法．ADS软件仿真的结果表明,这几种方法能够有效地改善锁相式频率合成器的相位噪声特性,提高频率合成器的稳定性,具有实际运用意义．     

11.8GHz低相噪频率源的设计

针对汽车防撞雷达系统,设计了11.8GHz低相噪频率源.在对锁相环技术研究的基础上,分析相位噪声达到要求指标的可行性,并介绍鉴相器电路、压控振荡器电路以及环路滤波器电路的设计.测试结果表明该输出频率为11.8GHz的频率源获得很好的相位噪声性能,实现1kHz处相位噪声指标优于-90dBc/Hz,并且其他指标均达到要求.11.8GHz低相噪频率源能提高汽车防撞雷达系统的性能.     

频率合成器中延时线锁频环的实现与应用

详细论述了延时线锁频环在频率合成器中的功能和应用,对锁相锁频环的传递函数和相位噪声单边带功率谱密度进行分析,并给出仿真设计。仿真结果表明,将延时线锁频环用于频率合成器中,能明显改善中远端的相位噪声。     

Low spurious noise frequency synthesis based on a DDS-driven wideband PLL architecture

An S-band frequency synthesizer for a stepped-frequency radar is presented. This frequen- cy synthesizer is based on a direct digital synthesizer （ DDS ） -driven wideband phase-locked loop （PLL） architecture which can achieve low spurious noise and rapid frequency hopping simultaneous- ly. The mechanism of introducing high level spurs by the images of DDS digital to analog convertor （DAC） output is analyzed. A novel DDS frequency planning method is proposed to ensure low col- ored noise within the entire bandwidth. The designed output frequency range is 3. 765 -4. 085 GHz, and the step size is 5 MHz with frequency agility of less than 1 μs. Measured results demonstrate that the average spurious free dynamic range （SFDR） is about 64 dBc in a 320 MHz bandwidth.     

高灵敏度GNSS接收机频率合成器设计

为了提高全球卫星导航定位系统(GNSS)接收机的灵敏度,设计低相位噪声的小数频率合成器.通过分析灵敏度与相位噪声的关系,提出新的实现方案.该方案利用品质因数增强型可变电容减小压控振荡器(VCO)相位噪声,基于CMOS双D触发器单元的多模分频器和尾电流滤波的预分频降低带内相位噪声,充、放电流自校正且互补开关切换的电荷泵和带随机化抖动的Σ Δ调制器抑制杂散.该电路在0-18 μm CMOS工艺上实现.测试结果表明：提出的频率合成器能够接收所有的GNSS信号,输出的频率调谐范围达到58%,VCO增益变化小于±21%,当偏移频率为1 MHz时, 本振(LO)相位噪声低于-121 dB,最大功耗为117 mW.提出的小数频率合成器,已成功应用于高灵敏度GNSS接收机中,在GPS模式下灵敏度达到-157 dBm.     

小型Ka频段锁相倍频源

介绍了小型毫米波跳频频率合成器的研究方法。为了满足系统小型化要求,采用微波频段锁定后倍频到毫米波频段的锁相倍频方案,选用超小型、无任何补偿措施的普通10 MHz晶振。整个毫米波锁相源在150 cm3体积内实现。测试结果为:输出频率29~31 GHz,步进20 MHz,相噪优于-65 dBc/Hz@10 kHz,输出功率大于10 dBm,可用于8 mm接收机作本振或发射机基准源使用。     

射频识别接收机前端低噪声CMOS全集成频率综合器关键模块设计

为满足射频识别接收机相位噪声性能要求,在分析了频率综合器整体噪声机制的基础上,将偶次谐波抑制电路应用于1.8 GHz压控振荡器设计并采用注入锁定高速与分频器结构,鉴频鉴相器PFD设计改善了相位死区,在整体上改善了频率综合器相位噪声。利用0.25μm 1P6M RFCMOS工艺,完成了频率综合器的完整版图设计。仿真结果表明:VCO调谐范围达到47.2%,电路整体相位噪声达到-128 dBc/Hz@1 MHz,完全满足应用要求。     

X~Ku波段宽覆盖捷变频频率合成器研制

提出了一种宽相对覆盖、低相位噪声的捷变频频率合成方法。该方法首先利用混频锁相环方法进行宽带锁相得到低相噪性能与捷变频性能,进而针对混频锁相环在宽覆盖情况下环路带宽急剧变化而导致系统相噪和捷变频性能下降的问题,提出实时调节锁相环电路的鉴相增益,以对压控振荡器的等效压控增益非线性进行补偿,从而实现在宽覆盖范围内锁相环环路带宽基本保持恒定,即确保所覆盖范围内低相噪性能与捷变频性能的一致性。基于本方法研制实现的11.1~13.1 GHz,最小步进10 MHz的宽覆盖合成器全范围环路带宽基本保持在600 kHz,输出信号相噪优于-83 dBc/Hz@1kHz,捷变频时间小于10 μs。     

锁相跳频源的极值相位裕量设计法

针对电流型电荷泵PLL频率综合器芯片,提出一种称为极值相位裕量的无源环路滤波器方案和设计方法。使PLL频率合成器成为2型(3~4)阶环;论证了设计公式,并用良好设计方法研制了一个L波段的跳频源。该跳频源在相位噪声、调频速度和杂散抑制等方面的性能指标较高。