U波段小数分频锁相环型频率综合器

使用0.18μm1.8VCMOS工艺实现了U波段小数分频锁相环型频率综合器,除压控振荡器(VCO)的调谐电感和锁相环路的无源滤波器外,其他模块都集成在片内。锁相环采用了带有开关电容阵列(SCA)的LC-VCO实现了宽频范围,使用3阶MASHΔ-Σ调制技术进行噪声整形降低了带内噪声。测试结果表明,频率综合器频率范围达到650～920MHz;波段内偏离中心频率100kHz处的相位噪声为-82dBc/Hz,1MHz处的相位噪声为-121dBc/Hz;最小频率分辨率为15Hz;在1.8V工作电压下,功耗为22mW。     

一款集成VCO宽带频率合成器

采用0.35 μm SiGe BiCMOS工艺设计了一款集成压控振荡器(VCO)宽带频率合成器.该锁相环(PLL)型频率合成器主要包括集成VCO、鉴频鉴相器、可编程电荷泵、小数分频器等模块.其中集成VCO采用3个独立的宽带VCO完成对频率的覆盖;鉴频鉴相器采用动态逻辑结构;小数分频器中∑-△调制器模数可编程,可以精确调制多种分频值.测试结果表明,在电源电压3.3V、工作温度-40～85℃的条件下,该芯片输出频率为137.5～4400 MHz,频偏100 kHz处的相位噪声为-104 dBc/Hz,频偏1 MHz处的相位噪声为-131 dBc/Hz,归一化本底噪声为-215 dBc/Hz.芯片面积为3.8 mm×4 mm.该频率合成器能为通信系统提供低相位噪声或低抖动的时钟信号,具有广阔的应用前景.     

L波段小步进频率合成器的设计

采用了锁相环(PLL)结合直接数字频率合成(DDS)的方法实现L波段小步进频率合成器,分析了此种频率合成器的相位噪声和杂散指标。介绍了具体的电路设计过程。实验测试表明,实现的L波段频率合成器结合了锁相环式和直接数字式频率合成的优点,步进间隔1 kHz,相位噪声在10 kHz处可达-98 dBc/Hz,杂散抑制-70 dBc,具有相噪低、杂散抑制好、步进小等特点。     

宽带低相位噪声锁相环型频率合成器的CMOS实现

用0.25μm标准CMOS工艺实现了单次变频数字有线电视调谐器中的频率合成器.它集成了频率合成器中除LC调谐网络和有源滤波器外的其他模块.采用I2C控制三个波段的VCO相互切换,片内自动幅度控制电路和用于提升调谐电压的片外三阶有源滤波器,实现VCO的宽范围稳定输出.改进逻辑结构的双模16/17预分频器提高了电路工作速度.基于环路的行为级模型,对环路参数设计及环路性能评估进行了深入的讨论.流片测试结果表明,该频率合成器的锁定范围为75～830MHz,全波段内在偏离中心频率10kHz处的相位噪声可以达到-90.46dBc/Hz,100kHz处的相位噪声为-115dBc/Hz,参考频率附近杂散小于-90dBc.     

CMOS低相位噪声频率合成器设计

基于工业自动化无线网络的需求,设计了一款低相位噪声小数分频频率合成器。频率合成器通过采用一个1.4~2.2GHz超低压控灵敏度压控振荡器和可调同相/正交分频器,能够实现在220~1 100 MHz范围内产生同相/正交信号。此外,还采用了相位开关预分频器用于降低锁相环相位噪声,自校准充电荷泵用于抑制过冲,相位频率检波器用于缩短稳定时间。频率合成器采用TSMC 0.18μm CMOS工艺制造,芯片面积1.2mm2,供电电压1.8V,功耗仅为15mW。在200kHz环路带宽内,测得的最小相位噪声在10kHz和1 MHz频偏时分别为-106dBc/Hz和-131dBc/Hz,能够在13.2μs内达到稳定。     

GPS接收机中1.57 GHz CMOS锁相环的设计

设计了一种用于GPS接收机中采用CMOS工艺实现的1.57GHz锁相环.其中,预分频器采用高速钟控锁存器(LATCH)的结构,工作频率超过2GHz.VCO中采用LC谐振回路,具有4段连续的调节范围,输出频率范围可以达到中心频率的20%.电荷泵采用一种改进型宽摆幅自校准电路,可以进一步降低环路噪声.锁相环采用0.25μmRFCOMS工艺实现.测量表明VCO输出在偏移中心频率1MHz处的相位噪声为-110dBc/Hz,锁相环输出在偏移中心频率10kHz处的相位噪声小于-90dBc/Hz.供电电压为2.5V时,功耗小于15mW.     

宽带低相位噪声锁相环型频率合成器的CMOS实现

用0.25μm标准CMOS工艺实现了单次变频数字有线电视调谐器中的频率合成器.它集成了频率合成器中除LC调谐网络和有源滤波器外的其他模块.采用I2C控制三个波段的VCO相互切换,片内自动幅度控制电路和用于提升调谐电压的片外三阶有源滤波器,实现VCO的宽范围稳定输出.改进逻辑结构的双模16/17预分频器提高了电路工作速度.基于环路的行为级模型,对环路参数设计及环路性能评估进行了深入的讨论.流片测试结果表明,该频率合成器的锁定范围为75～830MHz,全波段内在偏离中心频率10kHz处的相位噪声可以达到-90.46dBc/Hz,100kHz处的相位噪声为-115dBc/Hz,参考频率附近杂散小于-90dBc.     

一种高分辨率∑△小数分频频率合成器

提出了一种采用新型分频器的小数分频频率合成器。该频率合成器与传统的小数分频频率合成器相比具有稳定时间快、工作频率高和频率分辨率高的优点。设计基于TSMC0.25μm2.5V1P5MCMOS工艺,采用sig-ma-delta调制的方法实现。经测量得到该频率合器工作频率在2.400～2.850GHz之间,相位噪声低于-95dBc/Hz@100kHz,最小频率步进小于30Hz,开关时间小于50μs,满足多数无线通信系统的要求。     

高性能小数频率合成器的研究与设计

小数频率合成技术是实现高分辨率低噪声频率合成器的重要技术手段之一。在分析研究小数频率合成的基本原理及其杂散抑制技术方法上,基于通用灵活的设计思想,采用FPGA集成技术设计了一种基于-Δ调制技术的高性能小数分频器,利用该分频器实现的频率合成器,频率范围800~1 200 MHz,频率分辨率达到nHz量级,偏离主频10 kHz处单边带相位噪声优于-105 dBc/Hz,应用于某高纯微波合成信号发生器中,获得了令人满意的效果。     

使用三位三阶Δ∑调制器的集成1GHz小数频率合成器

本文实现了一个采用三位三阶Δ∑调制器的高频谱纯度集成小数频率合成器.该频率合成器采用了模拟调谐和数字调谐组合技术来提高相位噪声性能,优化的电源组合可以避免各个模块之间的相互干扰,并且提高鉴频鉴相器的线性度和提高振荡器的调谐范围.通过采用尾电流源滤波技术和减小振荡器的调谐系数,在片压控振荡器具有很低的相位噪声,而通过采用开关电容阵列,该压控振荡器达到了大约100MHz的调谐范围,该开关电容阵列由在片数字调谐系统进行控制.该频率合成器已经采用0.18μm CMOS工艺实现,仿真结果表明,该频率频率合成器的环路带宽约为14kHz,最大带内相位噪声约为-106dBc/Hz;在偏离载波频率100kHz处的相位噪声小于-120dBc/Hz,具有很高的频谱纯度.该频率合成器还具有很快的反应速度,其锁定时间约为160μs.     

基于ADF4157的∑-△小数分频锁相环频率合成器设计

该文应用ADF4157PLL集成芯片实现∑-△小数分频锁相技术,重点讨论了1.35GHz～2.35GHz频段∑-△小数分频频率合成的原理和实现方法.其相位噪声曲线图与传统的FPGA合成算法实现的结果基本一致.实验数据充分证明了∑-△小数分频PLL集成芯片可以替代传统的FPGA合成算法,具有易调试、集成度高、一致性好等优...     

基于Σ-Δ调制技术的小数分频锁相环的应用

介绍了基于Σ-Δ调制技术的小数分频的锁相环是怎样降低输出杂散的。正是因为基于Σ-Δ调制技术的小数分频与传统小数分频相比具有较低的输出杂散,应用前景广阔。通过实例分析说明在设计频率综合器时,采用小数分频替代整数分频,以达到改善相位噪声的目的。为了实现小步进,通常采用DDS+PLL,在对频率转换时间要求不高的情况,也可以用小数分频来替代。     

A constant loop bandwidth in delta sigma fractional-N PLL frequency synthesizer with phase noise cancellation

This work presents the design of a new and unique design technique of constant loop bandwidth and phase-noise cancellation in a wideband ΔΣ fractional-N PLL frequency synthesizer. Phase noise performance of the proposed ΔΣ fractional-N PLL frequency synthesizer has been verified using CppSim simulator with the help of transistor level simulation results in Cadence SpecctreRF. Transient response of the proposed ΔΣ fractional-N PLL has been verified in transistor level simulation using Cadence SpectreRF in 0.13 μm standard CMOS process. The proposed phase-noise cancellation and constant loop bandwidth in wideband ΔΣ fractional-N PLL reduces the out of band phase noise by 18 dBc/Hz at 2 MHz offset frequency for a closed loop bandwidth of 1 MHz, when I_CP,max is equal to 2.6 mA. PLL locking time has been reduced with phase-noise cancellation and a constant loop bandwidth calibration circuits using the proposed CP unit current cell for the mismatch compensated PFD/DAC in wideband ΔΣ fractional-N PLL frequency synthesizer. Optimum phase noise performance can be achieved with the help of proposed design technique. Proposed ΔΣ fractional-N PLL frequency synthesizer is locked within 14.0 μs with an automatic frequency control circuit of the LC VCO and a constant loop bandwidth calibration circuit through the use of proposed CP unit current cell for the mismatch compensated PFD/DAC for the phase-noise cancellation in worst case condition of K_VFC = 10 and K_LBC = 150. Our new design technique can be extensively integrated for wideband fractional-N PLL for new type of wireless communication paradigm using the thinnest channel subharmonic transistor and low power devices, and it has the potential to open a new era of fractional-N PLLs for wideband application.     

A 2-to-2.4-GHz differentially-tuned fractional-N frequency synthesizer for DVB tuner applications

This paper describes the design of a fractional-N frequency synthesizer for digital video broadcasting-terrestrial (DVB-T) receivers.Transfer functions in differentially-tuned PLL are derived and loop parameters are designed. In addition,a fully-differential charge pump is presented.An 8/9 high speed prescaler is analyzed and the design considerations for the CML logic are also presented.Test results show that the RMS phase error is less than 0.7°in integer-N mode and less than 1°in fractional-N mode.The...     

Low power fast settling multi-standard current reusing CMOS fractional-N frequency synthesizer

正A low power fast settling multi-standard CMOS fractional-N frequency synthesizer is proposed.The current reusing and frequency presetting techniques are adopted to realize the low power fast settling multi-standard fractional-N frequency synthesizer.An auxiliary non-volatile memory(NVM) is embedded to avoid the repetitive calibration process and to save power in practical application.This PLL is implemented in a 0.18μm technology. The frequency range is 0.3 to 2.54 GHz and the settling time is less than 5μs over the entire frequency range.The LC-VCO with the stacked divide-by-2 has a good figure of merit of-193.5 dBc/Hz.The measured phase noise of frequency synthesizer is about-115 dBc/Hz at 1 MHz offset when the carrier frequency is 2.4 GHz and the reference spurs are less than -52 dBc.The whole frequency synthesizer consumes only 4.35 mA @ 1.8 V.     

基于低频窄带的超高性能高频宽带合成源设计

随着测试仪器的发展,高频段信号的应用越来越多,因此对高频信号测试系统的性能要求也不断提高.本文在基于高性能的低频窄带合成源的基础上,提出一种通用的超高性能高频宽带合成源设计方案.本方案采用分频锁相和混频锁相组成的双环锁相模式,在分频锁相模式下,信号进行快速锁定,实现宽频段内信号的大幅度切换;在混频锁相模式下,通过引入不同频段的窄带信号与VCO的反馈信号进行混频鉴相获得超高性能的宽带信号,最终实现宽带高频信号的稳定输出.     

数字高阶△-∑调制频率合成器的分析与实现

由小数分频频率合成器中相位累加器与数字一阶△-∑调制器的等效性出发，用ADS软件仿真证实了高阶数字△-∑调制对量化相位噪声的高通整型功能，从而有效地解决了小数分频的杂散问题。最后硬件电路实现了基于△-∑调制的小数分频跳频频率合成器，频率范围为590～1000MHz，在偏离主频10KHz时相噪优于-93．76dBc／Hz，频率分辨率可以小于100Hz，转换时间小于50μs，在跳频频率间隔1MHz时每秒可达2万跳。     

A low phase noise C-band frequency synthesizer using a newfractional-N PLL with programmable fractionality

This paper presents a new fractional-N PLL that has an arbitrary denominator of the fractional division ratio as well as an arbitrary numerator and an integer part. This enables a reduction in the phase noise of frequency synthesizers for many applications with various channel-space frequencies. The circuit elements of this fractional-N PLL are fabricated in LSI's that operate up to 6.5 GHz. They have been successfully installed in a C-band frequency synthesizer with a low phase noise MMIC VCO     

S频段锁相频率合成器的设计

介绍了小数式锁相频率合成器的设计方法及相关理论,分析了影响锁相环相位噪声的主要因素并设计了环路滤波器和Wilkinson功率分配器。由实验结果可知,小数式锁相频率合成器具有很好的相位噪声和较高的频率分辨率。