基于Twofish算法的标书加解密研究

详细探讨了Twofish算法的加解密过程,分析了Tw06sh的特点和性能。通过对Twonsh算法原理的研究来实现电子标书的安全保护。给出了实现其加解密算法的主要Java程序模块。同时,根据电子标书的特殊性,用基于公钥基础结构的技术实现了电子标书的混合加解密实现,并通过了程序测试。     

基于FPGA的CPRS混沌加解密芯片算法设计

为了满足日益提高的通信安全需求,缩短实时加解密处理的时间,提出了一种利用CPRSC～V～,沌伪随机序列)加密算法,实现基于FPGA(现场可编程门阵列)的加解密芯片的算法设计.利用FPGA的并行流水线达到了DSP不能达到的处理速率和实时效果.该系统采用RAM分布式存储方式代替寄存器和case选择语句,减少资源利用率的同时获得最高lOOMbps全双工加解密速率,满足当今对加密芯片越来越高的速率要求.该加密芯片可用于对语音、图像以及视频等的加密.     

基于Handel-C的伪随机数发生器的设计与实现

伪随机数发生器在硬件进化、通信、信息加密甚至在其它信号处理如噪声的产生和测试数据等方面都有着非常重要的应用。结合Handel-C语言和CA（Cellular Antomata）的特点，按一定的规则数，利用混合CA90和CA150算法规则来设计伪随机数发生器，并用Handel-C语言对其进行描述。从仿真运行的结果来看，产生的随机序列的周期非常之长，且随机特性好，最后通过FTU2下载工具最终在FPGA上实现了硬件电路功能，为实现产生高速随机序列提供了一种实用的设计方法。     

适用于CCSDS的“一帧一密”加/解密方案的FPGA实现

加密是卫星数据传输系统特别是卫星星地数据传输系统的重要组成部分。设计了一种针对CCSDS标准的加/解密方案,该系统以Xilinx Spartan 6开发板为开发平台,以AES为核心加密算法,CTR模式为工作模式,能实现对少于块大小的数据的加密而不产生冗余数据,克服了分组加密算法只能对固定块大小的数据进行加密的局限性。提出“一帧一密”的加密方案,能有效提高算法的安全性。算法中采用的流水线结构和逻辑复用方法,能有效提高速度与节省芯片资源。在33 MHz时钟下测试,系统加密速度和解密速度都能达到264 Mb/s。     

一种资源共享的快速加解密AES算法的实现

针对AES算法的特点,提出一种适用于在FPGA上实现的快速加解密资源共享的AES算法。对传统的AES加解密的s_box进行变换,使用一张查找表实现了加解密过程的资源共享,有效的节省了硬件实现面积。并对AES加解密的列混合变换进行了改进,从而达到资源共享,节省资源。本方案对轮密钥扩展,列混合变换及其逆变换等操作进行了优化处理,并在加密计算及解密计算中对S-盒,列混合变换等关键计算部件进行了复用,并且采用AES轮内流水结果和密钥并行处理,可在一块芯片上同时支持128位、192位、256位三种密钥长度的加解密算法。实验结果表明本设计相比于其他设计具有更高的性能。     

基于FPGA的AES加/解密算法的可重构设计

高级加密标准(AES)的传统实现方法是对加/解密算法进行单独设计,占用了过多的硬件资源。该文在分析AES加/解密算法机理的基础上,介绍了算法各模块的设计方法,通过分析提取了加/解密算法之间存在的共性,给出算法的可重构设计实例。通过FPGA仿真验证,该方案与传统设计方案相比,减少了资源的消耗。     

基于OpenCL的3DES算法FPGA加速器

在数字货币、区块链、云端数据加密等领域,传统以软件方式运行的数据加解密存在计算速度慢、占用主机资源、功耗高等问题,而以Verilog/VHDL等方式实现的现场可编程门阵列（FPGA）加解密系统又存在开发周期长、维护升级困难等问题。针对3DES算法,提出一种基于OpenCL的FPGA加速器设计方案。设计具有48轮迭代的流水并行结构,在数据传输模块中采用数据存储调整、数据位宽改进策略提高内核实际带宽利用率,在算法加密模块中采用指令流优化策略形成流水线并行架构,同时采用内核矢量化、计算单元复制策略进一步提高内核性能。实验结果表明,该加速器在Intel Stratix 10 GX2800上可获得111.801 Gb/s的吞吐率,与Intel Core i7-9700 CPU相比性能提升372倍,能效提升644倍,与NvidiaGeForce GTX 1080Ti GPU相比性能提升20%,能效提升9倍。     

基于Handel-C的伪随机数发生器的设计与实现

伪随机数发生器在硬件进化、通信、信息加密甚至在其它信号处理如噪声的产生和测试数据等方面都有着非常重要的应用。结合Handel-C语言和CA(Cellular Automata)的特点,按一定的规则数,利用混合CA90和CA150算法规则来设计伪随机数发生器,并用Handel-C语言对其进行描述。从仿真运行的结果来看,产生的随机序列的周期非常之长,且随机特性好,最后通过FTU2下载工具最终在FPGA上实现了硬件电路功能,为实现产生高速随机序列提供了一种实用的设计方法。     

一种基于SRAM的FPGA的加密方法

FPGA在现代电子系统设计中,由于其卓越性能、灵活方便而被广泛使用,但基于SRAM的FPGA需要从外部进行配置,配置数据很容易被截获,故存遮安全隐患.总结了当前FTGA的加密方法;提出了一种基于外部单片机的FPGA加密方法,该方法中使用外部单片机配合FPGA产生了真随机数,并利用随机数进行加密,保护FPGA内部设计的知识产权;最后给出了该加密方法的一个实例.实验结果表明,该方法实现简单、使用灵活,适用于成本敏感场合.     

一种基于SRAM的FPGA的加密方法

FPGA在现代电子系统设计中,由于其卓越性能、灵活方便而被广泛使用,但基于SRAM的FPGA需要从外部进行配置,配置数据很容易被截获,故存遮安全隐患。总结了当前FPGA的加密方法;提出了一种基于外部单片机的FPGA加密方法,该方法中使用外部单片机配合FPGA产生了真随机数,并利用随机数进行加密,保护FPGA内部设计的知识产权;最后给出了该加密方法的一个实例。实验结果表明,该方法实现简单、使用灵活,适用于成本敏感场合。     

基于FPGA的压砖机PLC加密控制系统

为使压砖机制造企业的合法利益免受严重侵害,该文在分析原控制系统的基础上,提出基于FPGA的具有加密功能的PLC控制系统,在通信电缆和PLC之间引入了加密板,采用VHDL语言为平台,开发了以有限状态机为内核的底层系统。经工业现场应用,验证了该控制系统的稳定性、可靠性和安全性。     

基于FPGA的双CPU容错控制器设计

基于冗余容错思想,设计基于现场可编程门阵列的双CPU容错控制器。该容错控制器在故障情况下可通过回溯重载进行故障判定和系统性能恢复,控制器控制律在传感器失效时能进行自我重构。仿真结果表明,该容错控制器通过冗余CPU的切换和控制律的重构实现了系统故障情况下的容错纠错功能。     

基于FPGA的浮点向量协处理器设计

为满足现代数字信号处理中大量数据的运算需求,利用ARM946和Xilinx公司的现场可编程门阵列芯片逻辑资源和IP库,设计专门用于浮点复数向量运算的64位协处理器,对相关浮点运算进行优化,并在硬件仿真平台上进行测试。结果表明,该协处理器可使浮点复数向量运算性能得到大幅提高。     

基于量子模型的快速FPGA布局算法

为能在全局范围内快速搜索到优化的布局结果,提出一种基于量子模型的布局算法,并结合传统模拟退火算法实现FPGA布局。测试结果表明,相比VPR布局算法,该算法的布局运行速度平均提高了2倍以上,时序性能提升了2%,且随着FPGA芯片和电路规模的不断增大,能有效提高FPGA的软件运行效率。     

基于FPGA的小型机器人无线通信系统

针对单处理器系统控制的无线通信系统在小型足球机器人比赛中存在丢包现象和实时性差等弊端,提出一种FPGA并行控制无线模块的解决方案,实现全双工通信。包括数据的无线发射、接收以及分包处理等模块,采用有限状态机设计发射、接收部分时序,结果证明该方案实现灵活、稳定性高、实时性好。     

可重构散列函数密码芯片的设计与实现

根据不同环境对安全散列算法安全强度的不同要求,采用可重构体系结构的思想和方法,设计一种可重构的散列函数密码芯片。实验结果表明,在Altera Stratix II系列现场可编程门阵列上,SHA-1, SHA-224/256, SHA-384/512的吞吐率分别可达到727.853 Mb/s, 909.816 Mb/s和1.456 Gb/s。     

RFID标签加密算法设计及FPGA实现

为提高超高频射频识别(RFID)系统的安全性,需在RFID标签芯片中集成必要的加密算法.为此,通过分析Grain-128加密算法的工作原理和在实际应用中的使用方法,设计算法的硬件架构,并采用VHDL语言编写,在现场可编程门阵列(FPGA)芯片上进行实现.实验结果表明,该算法共需384个时钟周期产生可供加解密的密钥流,仅占用54个Slices的FPGA逻辑资源,可用于在RFID标签芯片中进行安全加密.     

一种FPGA配置文件压缩算法

基于现场可编程门阵列(FPGA)的可重构系统具有高性能和高灵活性,但随着FPGA规模的不断扩大,配置文件规模相应增加,导致可重构计算时间过长。该文提出一种FPGA配置文件压缩算法VLZW,降低了对片外存储器的容量要求,通过减少每次重构传送的配置数据缩短了系统重构时间。