基于FPGA的模板滤波IP核的设计与实现

在数字图像处理过程中,二维模板卷积是一种重要的操作.提出一种基于现场可编程门阵列(field programmable gate array,FPGA)的可变模板滤波IP (intellectual property)核的设计方法,通过参数化的循环例化移位寄存器构建可灵活调整窗口大小的缓存结构,采用只读寄存器(read-only memory,ROM)载入模板滤波系数,并利用加法树模块实现快速累加.相比传统组合扩展方法,本设计充分节约了硬件资源,简化了电路设计,提供了便捷的调用接口,只需修改参数便可灵活调整卷积结构,适用于任意窗口大小、任意模板系数、任意图像大小和数据位宽的卷积运算,具有良好的通用性和可维护性.     

基于FPGA的蝶形运算的设计与实现

本文以FFT算法和CORDIC算法为基础,通过理论分析,提出一种改进的CORDIC流水线结构并设计了FFT的蝶形运算单元,将硬件不易于实现、运算缓慢的乘法单元转换成硬件易于实现、运算快捷的加法单元,并根据基4算法的寻址特点设计了简单快速的地址发生器。系统整体采用流水线的工作方式,使整个系统的数据交换和处理速度得以提高,经过时序仿真和硬件仿真验证,运行速度达到100MHz以上。     

基于FPGA的1553B总线RT终端IP核设计

随着MIL-STD-1553B总线在航天和军工领域日益广泛应用,对其灵活性、可扩展性,低成本和小型化提出了更加苛刻的要求,传统的专用协议芯片实现方案已经不能完全满足需求.从新需求的角度出发,提出了一种以低成本FPGA为平台的1553B总线RT终端IP核方案,以片内逻辑实现1553B的全部RT终端协议.详细介绍了基于FPGA的1553B总线RT终端IP核硬件总体设计方案,IP核设计方法以及基于FPGA的1553B总线RT终端IP核的特性分析等.应用表明该终端节约了1553B总线的成本、降低功耗,提高了1553B的总线协议的效率.     

基于FPGA全功能MVB网络从设备链路层IP核设计

采用模块化的设计方法,将从设备链路层IP核分为多个模块,包括编码译码模块、帧校验模块、收发缓冲器模块、通信存储器模块以及控制单元模块。使用Altera公司的QuartusⅡ集成开发环境,以Verilog HDL作为硬件描述语言,实现各个模块的具体功能。使用软件仿真并在FPGA开发板上对链路层功能进行测试。实验结果表明,所设计的IP核满足国际列车通信网络标准IEC-61375。     

基于核的FPGA设计方法

随着集成电路制造技术迅速向亚微米发展，产生了系统级集成的新概念，为缩短系统级芯片的设计时间，重复利用已有的设计，核基设计方法被广泛采用。本文介绍了核的分类及核基ＦＰＧＡ的设计流程，讨论了软核的设计思路和使用特点，并给出了设计实例。     

基于FPGA的TDM over IP的设计

设计一种TDM over IP的技术系统。该系统用FPGA将E1数据包通过串并转换到千兆以太网数据包,经IP网传输到终端设备,再通过并串转换将以太网数据包转换成E1数据包完成传输。经过软件和硬件测试验证了此系统在千兆以太网上传输的可行性,系统没有出现误码,固有输出抖动是0.55UI,最大峰值抖动指标均满足ITU-G.823标准要求。     

一种基于SOC应用的Rail-to-Rail运算放大器IP核

采用上华0.6μm DPDM CMOS工艺,设计实现了一种基于片上系统应用的低功耗、高增益Rail-to-Rail运算放大器IP核．基于BSIM3V3 Spice模型,采用Hspice对整个电路进行仿真,在5V的单电源电压工作条件下,直流开环增益达到107.8dB,相位裕度为62.4°,单位增益带宽为4.3MHz,功耗只有0.34mW．     

一种基于FPGA的内容可寻址存储器的设计

介绍了内容可寻址存储器的传统电路模型、工作原理及其特点,进而提出了一种基于FPGA内部逻辑资源的新型等效逻辑电路。相比现有电路,该电路可以通过分析实际需求的单位数据字长以及数据控制精度减少片内寄存器等逻辑资源的开销,从而实现使用较少的资源构建相同规模的内容可寻址存储器。该电路可以在绝大多数FPGA芯片上得到实现,使用成本低,配置灵活,易于构建。     

基于FPGA的多端口存储控制器设计

由于FPGA内部存储资源有限,通常需要使用外部扩展存储器,针对目前广泛应用的DDR2 SDRAM存储器,采用模块化方法设计了多端口存储控制器,详细介绍了控制器、仲裁器、译码器等关键模块的设计,并在开发板上进行了实现和测试,实验结果表明其有效带宽可达2.6 GB/s。     

基于FPGA的TCP/IP卸载引擎的设计与实现

在金融交易领域,基于传统通用CPU架构的大量数据传输会给CPU造成严重负担,并且不能满足低延迟传输的交易要求,TOE技术的出现很好的解决了这个问题,设计了一种基于FPGA的TOE,采用数据流与控制流分开的策略以降低设计复杂度,实现了TCP协议的基本建链拆链功能以及支持乱序重排、多连接管理等功能。实验结果表明,该设计方案对延迟和CPU占用率等性能上有较大提升。     

小卫星PD姿态控制器IP核的FPGA实现

针对现代小卫星在姿态控制系统中对运算速度、控制精度等方面提出的更高要求,分析了利用FPGA来实现卫星姿态PD控制器的可行性,提出用输入使能端及输出标志符号对内部各计算模块进行控制以解决数据同步问题．利用硬件描述语言进行了各模块功能的实现,并最终例化为PD控制器IP核．结果表明该设计只需34个时钟脉冲即可完成姿态控制力矩的计算,控制精度达到10-5量级,速度及精度满足现代小卫星对控制系统的要求．     

基于IP复用的总线转换桥核的设计与研究

为了实现多总线协议之间的协议转换,根据片上总线的特性,通过状态机的使用来实现总线协议的转换.通过讨论片上总线标准、状态机的使用来建立总线转换桥的模型,并使用软件仿真的方法建立IP模型来验证总线转换桥的可用性.通过总线转换桥的设计实现了IP核在不同总线系统下的集成,从而实现基于不同总线协议的IP核在多总线体系下的复用.     

基于FPGA的数字存储示波表

介绍了一种基于FPGA的数字存储示波表的设计原理与实现,它涵盖数字存储示波器和数字万用表2种常用的仪器仪表,以高速数据采集术为基础,以FPGA为控制核心,以PXI总线接口完成数据传输,最终实现示波器以及万用表等功能。该示波表由预处理电路,A/D转换电路,SDRAM,FPGA,PXI接口芯片等组成。实际测试表明,该示波表工作稳定,性能良好。     

IP网分级寻址模型的研究

为解决IPv4地址空间耗尽和路由表爆炸问题,提出一种建立在网络分簇基础上的IP网分级编址与寻址模型(IPEA).这种编址方式优于以往的扩展IP地址空间模型的编址方式,它将每个地址的层次通过地址本身体现出来,这种层次的区别不仅省去中间路由器为正确路由而对包的地址修改,还将路由表长度减小到本地簇中的结点数目.实验结果表明IPEA模型比Kleinrock模型在缩减路由表长度与控制路由路径长度增长方面更有效率.这种层次寻址模型有效地解决了IPv4地址空间耗尽和路由表爆炸问题.     

可重用音乐IP核的设计

介绍了IP复用技术在ASIC设计中的重要性，探讨了IP核设计方法，并基于IP核可重用设计思想，创建了音乐IP硬核。IP核用Max plusⅡ EDA软件进行软件仿真、用GW48系列SoC／SoPC试验开发系统进行FPGA验证，在SUN工作站上用Cadence后端设计软件Virtuso完成版图设计，在INMEC 3.0μm metal gate process流片。芯片经测试完全符合设计要求。     

基于模拟IP核的开关电源管理集成电路设计方法探讨

提出了基于IP核设计开关电源管理集成电路的方法．将开关电源管理集成电路的共性电路进行IP化处理,使之形成模拟IP核,随后采用总线式组装方法进行整体电路设计．在设计过程中,对模拟电路IP化设计的关键问题进行了探讨,包括模拟集成电路工艺鲁棒性、IP端口标准化问题等．所设计的集成电路经过投片流水验证,实际测试结果表明,该方法设计出的集成电路满足丁作要求,并具有缩短开发时间、提高IP复用能力的特点,该方法的提出对于目前通用的全定制模拟集成电路设计方法是一种补充．     

用于FPGA IP保护的低成本高性能PUF设计

随着现场可编程门阵列在电子系统设计中的广泛应用,人们越来越重视基于现场可编程门阵列的知识产权保护问题．但在实际应用中,在现场可编程门阵列上实现环形振荡器型物理不可克隆函数还面临着诸多挑战,如环形振荡器型物理不可克隆函数电路的面积消耗很大; 有限的逻辑资源使得激励响应对数量有限,限制了该知识产权保护方法的应用范围．为了解决这些问题,首先提出了一种逻辑混合技术．该技术把物理不可克隆函数逻辑和正常电路逻辑在现场可编程门阵列实现中混合起来,以减少物理不可克隆函数的电路面积消耗．其次,采用了一种后处理方法,极大地增加了所设计环形振荡器型物理不可克隆函数的激励响应对数量．实验结果显示,文中设计的物理不可克隆函数的性能优异,可靠性、随机性和独特性分别为99.97％、50.37％、49.83％．同时,消耗的硬件资源比其他同等性能的物理不可克隆函数少了45％．     

SoC设计中的IP核复用技术研究

论述了系统集成芯片设计中IP核复用的设计方法。以Estarl嵌入式微处理器设计为例，讨论了IP软核设计复用技术的应用方法及特点，并针对Estarl中IP核选择与实现进行了说明。     

MPMC高速存储器接口IP核设计

为实现用户逻辑与片外存储器间的高速通信,设计一种基于MPMC的高速总线接口IP核.通过对读写数据缓存、地址判断以及NPI传输模式的动态选择,进而实现任意地址、任意长度的突发数据传输,并支持传输等待,最终扩展了MPMC IP核的功能,提高了对片外存储器的访问速率.实验表明,所设计的接口IP核数据吞吐率最高可达742.6 MB/s.     

通用乘法器IP核可测性设计研究

为了改善所研制的运动视觉系统芯片(SOC)中乘法器IP的可测性，采用基于内建自测试的方法，在外围增如改进的线性反馈移位寄存器和多输入特征寄存器，对乘法器IP内部进行测试．所实现的测试结构对乘法器的内部结构和运算速度影响很小，而且测试结构所占的比例也很小．仿真实验的结果表明，这种乘法器IP的可测性设计方法对提高测试覆盖率非常有效．