基于网络处理器的队列管理和队列调度分析

对利用网络处理器实现队列操作进行了研究.通过队列管理和队列调度在IntelIXP2805网络处理器上的实现,验证了服务质量机制在网络处理器平台上的可行性.实践证明,队列操作基本满足对数据包线速处理的要求,网络处理器硬件资源利用率较高.     

基于龙芯2F的国产处理器平台在路由器中的设计实现

高性能处理器(CPU)作为路由器设备的核心部件之一,主要用于实现路由器设备的控制及协议处理功能。对核心部件CPU采用了国产的龙芯2F处理器及与之相适配的中标麒麟操作系统,构建了国产处理器平台,应用到路由器设备中,解决了长期以来路由器设备对国外处理器的依赖,提高了路由器设备的安全可靠性,实现了路由器设备在硬件、软件的自主可控。对国产处理器平台进行了简要介绍,并结合实例验证了国产处理器平台在路由器设备中的设计方案正确可行,能够满足路由器的需要,可以进行推广应用。     

基于PXA27x处理器的BLOB的移植

介绍了基于Intel PXA27x处理器的引导程序的移植与实现,概述了PXA27x系列处理器的硬件结构与基本编程方法。结合正在进行的项目给出了在相关处理器平台上实现BLOB引导程序的一个基本思路和基本流程,对推动BLOB在嵌入式领域的广泛运用有着很好的借鉴作用。     

OpenRISC处理器内的性能计数器的设计和实现

性能计数器(Performance Counter)位于处理器内部,负责对特定触发事件进行计数,可以实时反馈处理器内部性能参数.OpenRISC1200是一种免费的开源处理器核.通过处理器内部设计在OpenRISC1200处理器核内设计实现了可配置性能计数器单元.并基于该新处理器核建立了SOPC系统,在FPGA上验证了新核的应用和性能计数器单元的功能.     

基于ARM NEON的H.265解码器优化

基于ARM Cortex A9处理器平台,对NEON处理器的指令和编程优化方法等技术进行了分析,并以此为平台进行了H.265软件解码器的优化实现。在瑞芯微电子的RK3188 SDK开发板上进行了充分测试,实验结果表明NEON处理器可以较好地提高H.265软件解码器的执行效率。     

GRCC:一种通用可重构协处理器

描述了一种改进型可重构处理器--GRCC(General Reconfigurable Coprocessor).该处理器能够使用一般通用RISC处理器的协处理器接口,通过与通用处理器的协处理器指令通信,达到辅助主处理器进行大规模密集计算的目的.着重介绍了DCT算法在GRCC中的映射与实现,仿真结果显示,GRCC能达到6倍以上于通用处理器的性能,并在实现复杂度、运行效率与通用性中达到了一个权衡.     

基于网络处理器的路由器体系结构

目前许多半导体厂商开始销售一种称为网络处理器的芯片。网络处理器和通用微处理器很相似，但在报文处理能力方面作了优化，从而特点适合于网络通信设备。文章从路由器的体系结构出发，对传统通用处理器和网络处理器实现报文处理的方法进行了比较，最后对网络处理器转发引擎作了详细的分析。     

基于IXP2400网络处理器的网络防护系统设计和实现

网络处理器是专门用来执行数据处理和转发的高速可编程处理器,随着网络的飞速发展,网络处理器在网络交换及网络通信设备中的应用必将越来越广泛。IXP2400是Intel公司新推出的第二代网络处理器产品。首先根据当今网络的发展趋势,引入了IPv6的概念,针对新协议对网络安全的需求,提出了设计IPv6 / IPv4网络防护系统的必要性;同时,在详细介绍Intel IXP2400网络处理器硬件组成和结构的基础上,阐明了在IXP2400上实现IPv6 / IPv4网络防护系统的可能性。接着分析了在网络处理器上实施安全策略的一般方法,并针对其不足提出一个改进的系统设计方案,建立系统的软硬件结构模型,并对具体实现进行了详尽阐述。最后总结评估了整个系统的特性和能够实现的功能。     

基于一种可配置可扩展处理器的MELP语音算法的改进与实现

基于Tensilca公司的可配置、可扩展、可集成处理器-Xtensa，文章实现了对美国国家标准语音电话加密解密算法——2．4Kbps MELP的改进。在选择一个合理的处理器配置的基础上，对算法进行指令集仿真。分析找出算法中使用频率较高的操作，添加新的指令集，进行硬件实现以提高性能。实现的结果证明，经过改进以后，在增加了一定的硬件逻辑的基础上，相对于未加修改前的处理器内核。算法实现需要的总周期数降低为原来的47％。     

MIPS指令集多核处理器信令处理能力评估

通用高性能处理器在信令处理上有着广泛的应用,但有功耗较高的缺点。基于MIPS指令集的低功耗多核处理器的能效比较高,但信令处理能力不明确。本文采用密集内存访问的方法对处理器的信令处理能力进行评价。通过对MIPS指令集多核处理器和X86处理器的比较,得出MIPS多核处理器在信令处理能力和功效比上均有优势。以GTP为例在MIPS架构多核处理器和X86架构处理器上分别实现并进行性能测试。测试结果表明本文所述性能评价方式比较合理,同时也证明MIPS多核处理器可以用作信令处理,能效比显著高于通用高性能处理器。     

基于FPGA的FFT处理器的设计与实现

对FFT处理器的实现算法-频域抽取基4算法做了介绍。介绍一种以FPGA作为设计载体,设计和实现一套集成于FPGA内部的FFT处理器的方法和设计过程。FFT处理器的硬件试验结果表明该处理器的运算结果正确,并且具有较高运算速度。该方法具有设计简单灵活,体积小等优点,可用于雷达处理、高速图像处理和数字通信等应用场合。     

基于ADSP-TS201的大点数FFT实现

为了解决雷达信号处理中大点数脉压问题,将一维大点数FFT拆成二维实现。首先给出大点数FFT变换的数学原理,然后以96K点为例,介绍了其在通用处理器ADSP-TS201的实现过程。测试结果表明,所提出的处理方式不仅能正确实现大点数FFT变换,而且具有较好的实时性。     

基于ADSP-TS101的数字信号处理机实现

介绍一种由高速数字信号处理器(DSP)ADSP TS101实现的雷达数字信号处理机。作为雷达信号处理系统的一部分,主要利用快速傅里叶变换(FFT)算法完成雷达回波中各距离单元内运动目标的积累检测,另外还包括恒虚警处理。系统在设计中较好地利用了DSP芯片的内部资源,充分发挥了DSP芯片的性能,实现高速实时处理,达到较好的系统性能。     

WFTA算法的FPGA设计与实现

Winograd傅里叶变换算法（WFTA）利用旋转因子W的特性对其进行分解,能够把FFT运算中乘法次数降到最低,是一种高效且资源占用相对较少的FFT实现方法。以256点分解为两维16×16点的小数组WFTA进行运算为例介绍了大数组WFTA算法的FPGA设计与实现方案。仿真测试表明,所设计的256点FFT处理器,乘法器资源消耗仅为基-2FFT的1/2、基-4FFT的2/3,且在100 MHz主时钟频率下完成运算仅需5.8μs,满足FFT处理器的高速实时性要求。     

Design of an FFT/IFFT Processor for MIMO OFDM Systems

In this paper, we present a novel 128/64 point fast Fourier transform (FFT)/ inverse FFT (IFFT) processor for the applications in a multiple-input multiple-output orthogonal frequency-division multiplexing based IEEE 802.11n wireless local area network baseband processor. The unfolding mixed-radix multipath delay feedback FFT architecture is proposed to efficiently deal with multiple data sequences. The proposed processor not only supports the operation of FFT/IFFT in 128 points and 64 points but can also provide different throughput rates for 1-4 simultaneous data sequences to meet IEEE 802.11n requirements. Furthermore, less hardware complexity is needed in our design compared with traditional four-parallel approach. The proposed FFT/IFFT processor is designed in a 0.13-mum single-poly and eight-metal CMOS process. The core area is 660times2142 mum² , including an FFT/IFFT processor and a test module. At the operation clock rate of 40 MHz, our proposed processor can calculate 128-point FFT with four independent data sequences within 3.2 mus meeting IEEE 802.11n standard requirements     

A 1-GS/s FFT/IFFT processor for UWB applications

In this paper, we present a novel 128-point FFT/IFFT processor for ultrawideband (UWB) systems. The proposed pipelined FFT architecture, called mixed-radix multipath delay feedback (MRMDF), can provide a higher throughput rate by using the multidata-path scheme. Furthermore, the hardware costs of memory and complex multipliers in MRMDF are only 38.9% and 44.8% of those in the known FFT processor by means of the delay feedback and the data scheduling approaches. The high-radix FFT algorithm is also realized in our processor to reduce the number of complex multiplications. A test chip for the UWB system has been designed and fabricated using 0.18-/spl mu/m single-poly and six-metal CMOS process with a core area of 1.76/spl times/1.76 mm/sup 2/, including an FFT/IFFT processor and a test module. The throughput rate of this fabricated FFT processor is up to 1 Gsample/s while it consumes 175 mW. Power dissipation is 77.6 mW when its throughput rate meets UWB standard in which the FFT throughput rate is 409.6 Msample/s.     

流水线结构FFT/IFFT处理器的设计与实现

针对实时高速信号处理的要求，设计并实现了一种高效的FFT处理器。在分析了FFT算法的复杂度和硬件实现结构的基础上，处理器采用了按频率抽取的基—4算法，分级流水线以及定点运算结构。可以根据要求设置成4P点的FFT或IFFT。处理器可以对多个输入序列进行连续的FFT运算，消除了数据的输入输出对延时的影响。平均每完成一次N点FFT运算仅需要Ⅳ个时钟周期。整个设计基于Verilog HDL语言进行模块化设计。并在Altera公司的Cyclone Ⅱ器件上实现。     

A 2.4-Gsample/s DVFS FFT Processor for MIMO OFDM Communication Systems

This paper presents a new dynamic voltage and frequency scaling (DVFS) FFT processor for MIMO OFDM applications. By the proposed multimode multipath-delay-feedback (MMDF) architecture, our FFT processor can process 1-8-stream 256-point FFTs or a high-speed 256-point FFT in two processing domains at minimum clock frequency for DVFS operations. A parallelized radix-2⁴ FFT algorithm is also employed to save the power consumption and hardware cost of complex multipliers. Furthermore, a novel open-loop voltage detection and scaling (OLVDS) mechanism is proposed for fast and robust voltage management. With these schemes, the proposed FFT processor can operate at adequate voltage/frequency under different configurations to support the power-aware feature. A test chip of the proposed FFT processor has been fabricated using UMC 90 nm single-poly nine-metal CMOS process with a core area of 1.88 times1.88 mm² . The SQNR performance of this FFT chip is over 35.8 dB for QPSK/16-QAM modulation. Power dissipation of 2.4 Gsample/s 256-point FFT computations is about 119.7 mW at 0.85 V. Depending on the operation mode, power can be saved by 18%-43% with voltage scaling in TT corner.     

SSCA算法中FFT模块的设计与实现

该文介绍了高效循环谱估计算法SSCA（Strip Spectral Correlation Algorithm）中FFT模块的重要作用,给出了一种FFT模块的设计和实现方案。该方案采用定常构形算法,可以很好地满足SSCA算法对FFT核心模块的并行化以及高速运算要求,同时数据处理采用流水线工作方式,大大提高了FFT模块的连续处理数据能力。仿真测试表明,该方案能够满足SSCA算法对FFT模块的运算要求。