SiBEAM选择Tensilica可配置处理器IP核

Tensilica公司日前宣布，开发领先的毫米波解决方案和高速无线通信平台的SiBEAM公司选择了Xtensa可配置处理器IP核进行芯片设计项目。Xtensa处理器IP核为他们提供了选择框和下拉式菜单选项，使其可根据需要配置相应功能。另外，设计工程师能够添加多周期执行单元、寄存器文件或者更多的功能以优化指令，使其更符合应用的要求。     

一种高速低功耗多端口寄存器堆的设计

通过使用特殊的存储单元,减小工作电流,设计了一种32×32 bit的1写8读9端口寄存器堆,读操作位线和写操作位线都实现了低摆幅,结合使用自复位地址译码电路、门限时钟和优化的时序控制电路等,实现了高速和低功耗的目标,并用SMIC 0.18μm工艺设计了全定制版图.在1.8V工作电压下用Hspice进行版图后仿真结果显示,写入时间为1.7ns,读取时间为1.32ns,时钟频率为500MHz时,9个端口同时工作的最大功耗为70 mW.     

一种高速低功耗多端口寄存器堆的设计

通过使用特殊的存储单元,减小工作电流,设计了一种32×32 bit的1写8读9端口寄存器堆,读操作位线和写操作位线都实现了低摆幅,结合使用自复位地址译码电路、门限时钟和优化的时序控制电路等,实现了高速和低功耗的目标,并用SMIC 0.18μm工艺设计了全定制版图.在1.8V工作电压下用Hspice进行版图后仿真结果显示,写入时间为1.7ns,读取时间为1.32ns,时钟频率为500MHz时,9个端口同时工作的最大功耗为70 mW.     

具有低功耗和高性能的可配置处理器内核

可配置处理器内核第七代产品Xtensa LX2和Xtensa 7具有低功耗和高性能的特点，内建高速纠错EC功能，使IC设计师可采用自动处理器生成器向基本处理器添加专用指令。Xtensa 7和Xtensa LX2处理器内核降低了近30％功耗（内核加上存储器），主要技术包括：可分别配置主系统存储器接口、本地数据存储器接口和指令存储器接口等诸项接口的宽度；     

基于簇的寄存器堆功耗管理方法

本文采用软硬件协同设计技术,提出以寄存器簇为粒度对嵌入式处理器寄存器堆进行功耗管理的方法.在软件方面,面向寄存器簇的编译优化使循环程序段中寄存器的编号尽可能相邻;在硬件方面,采用寄存器簇缓冲器过滤对寄存器堆的访问并降低其动态功耗,采用基于寄存器簇的动态电压调节电路和门控预充电路降低存储单元和位线的泄漏功耗.实验结果表明,本文方法将寄存器堆的总功耗降低约44.7%,比传统方法达到了功耗、面积和延迟的更优折衷.     

多端口寄存器堆的低功耗设计方法

随着半导体工艺的飞速发展和芯片工作频率的提高,芯片的功耗迅速增加,导致芯片发热量的增大和可靠性的下降。因此,功耗成为集成电路设计中的一个重要考虑因素。寄存器堆作为微处理器的关键部件,为了满足其运算速度和指令级并行的流水线结构,高速和多端口读写成为发展的必然趋势,其低功耗设计对降低整个处理器的功耗具有重要的意义。读写位线、负载电容、灵敏放大器、时钟翻转等是影响寄存器堆总功耗的重要因素。针对各因素进行低功耗设计成为寄存器堆设计的关键。     

一种适应多核处理器核间通信机制的设计

随着单芯片上集成处理器内核数量的增加,在支持多核处理器的应用程序方面,核间通信变得更加重要。通过分析多核运行任务特点,根据处理核上运行任务功能的不同,将处理核分成两类：控制核和计算核。根据对核的分类,提出了一种新的核间通信模型,该模型提供了三种不同的通信通道。运用这三条通道,把应用程序的I/O部分从计算核迁移到控制核来提高多核的利用率,实验结果表明该方式有效提高核间协作以及核间通信的效率,提升处理器的利用率。     

一种适应多核处理器核间通信机制的设计

随着单芯片上集成处理器内核数量的增加,在支持多核处理器的应用程序方面,核间通信变得更加重要.通过分析多核运行任务特点,根据处理核上运行任务功能的不同,将处理核分成两类:控制核和计算核.根据对核的分类,提出了一种新的核间通信模型,该模型提供了三种不同的通信通道.运用这三条通道,把应用程序的I/O部分从计算核迁移到控制核来...     

可配置处理器核改变SoC传统设计习惯

说到Tensilica，更多的人可能会把它和ARM、MIPS等IP核提供商进行对比，但Tensilica认为自己提供的并不仅仅是一种可配置处理器IP核，更是一种全新的设计方法和开发环境。它的出现，对传统的基于RTL的设计方法提出了挑战。     

基于一种可配置可扩展处理器的MELP语音算法的改进与实现

基于Tensilca公司的可配置、可扩展、可集成处理器-Xtensa，文章实现了对美国国家标准语音电话加密解密算法——2．4Kbps MELP的改进。在选择一个合理的处理器配置的基础上，对算法进行指令集仿真。分析找出算法中使用频率较高的操作，添加新的指令集，进行硬件实现以提高性能。实现的结果证明，经过改进以后，在增加了一定的硬件逻辑的基础上，相对于未加修改前的处理器内核。算法实现需要的总周期数降低为原来的47％。     

Configurable Data Memory for Multimedia Processing

In modern multimedia applications, memory bottleneck can be alleviated with special stride data accesses. Data elements in stride access can be retrieved in parallel with parallel memories, in which the idea is to increase memory bandwidth with several memory modules working in parallel and feed the processor with only necessary data. Arbitrary stride access capability with interleaved memories is described in previous research where the skewing scheme is changed at run time according to the currently used stride. This paper presents the improved schemes which are adapted to parallel memories. The proposed novel parallel memory implementation allows conflict free accesses with all the constant strides which has not been possible in prior application specific parallel memories. Moreover, the possible access locations are unrestricted and the accessed data element count equals to the number of memory modules. Timing and area estimates are given for Altera Stratix FPGA and 0.18 micrometer CMOS process with memory module count from 2 to 32. The FPGA results show 129 MHz clock frequency for a system with 16 memory modules when read and write latencies are 3 and 2 clock cycles, respectively. The complexity of the proposed system is shown to be a trade-off between application specific and highly configurable parallel memory system.     

FPGA可编程逻辑单元时序功能的设计实现

本文主要研究高性能FPGA可编程逻辑单元中分布式RAM和移位寄存器两种时序功能的设计实现方法.运用静态Latch实现分布式RAM的写入同步,以降低对时序控制电路的要求;为克服电荷共享问题,提出通过隔断存储单元之间通路的方法实现移位寄存器.以含两个四输入LUT(Look Up Table)的多功能可编程逻辑单元为例,详细说明电路的设计思路以及实现方法.研究表明,本文提出的方法可以简化对时序控制电路的设计要求,克服电荷共享问题,减少芯片面积.     

多端口高速通用寄存器文件设计优化

文章介绍了采用0.13!m、1.2V工艺实现的600MHz、144×65位、20端口(8写12读)通用寄存器文件。在设计中采用了分体、单端读写、端口共享和预充敏感放大等技术,达到了高速和高密度的双重目标,满足了X高性能微处理器的性能要求。     

面向分组密码的可重构异构多核并行处理架构

现有的可重构分组密码实现结构中,专用指令处理器吞吐率不高,阵列结构资源利用率低、算法映射过程复杂.为此,设计了分组密码可重构异构多核并行处理架构RAMCA（Reconfigurable Asymmetrical Multi-Core Architecture）,分析了典型SP（AES-128）、Feistel（SMS4）、L-M（IDEA）及MISTY（KASUMI）结构算法在RAMCA上的映射过程.在65nm CMOS工艺下完成了逻辑综合和功能仿真.实验表明,RAMCA工作频率可达到1GHz,面积约为1.13mm²,消除工艺影响后,对各分组密码算法的运算速度均高于现有专用指令处理器以及Celator、RCPA和BCORE等阵列结构密码处理系统.     

C-HEAP: A Heterogeneous Multi-Processor Architecture Template and Scalable and Flexible Protocol for the Design of Embedded Signal Processing Systems

The key issue in the design of Systems-on-a-Chip (SoC) is to trade-off efficiency against flexibility, and time to market versus cost. Current deep submicron processing technologiesenable integration of multiple software programmable processors (e.g., CPUs,DSPs) and dedicated hardware components into a single cost-efficient IC. Ourtop-down design methodology with various abstraction levels helps designingthese ICs in a reasonable amount of time. This methodology starts with a high-levelexecutable specification, and converges towards a silicon implementation.A major task in the design process is to ensure that all components (hardwareand software) communicate with each other correctly. In this article, we tacklethis problem in the context of the signal processing domain in two ways: wepropose a modular, flexible, and scalable heterogeneous multi-processor architecturetemplate based on distributed shared memory, and we present an efficient andtransparent protocol for communication and (re)configuration. The protocolimplementations have been incorporated in libraries, which allows quick traversalof the various abstraction levels, so enabling incremental design. The designdecisions to be taken at each abstraction level are evaluated by means of(co-)simulation. Prototyping is used too, to verify the system's functionalcorrectness. The effectiveness of our approach is illustrated by a designcase of a multi-standard video and image codec.He currently works with Magma Design Automation. E-mail:     

Application Specific Processor Design for H.264 Decoder with a Configurable Embedded Processor

An application specific processor for an H.264 decoder with a configurable embedded processor is designed in this research. The motion compensation, inverse integer transform, inverse quantization, and entropy decoding algorithm of H.264 decoder software are optimized. We improved the performance of the processor with instruction‐level hardware optimization, which is tailored to configurable embedded processor architecture. The optimized instructions for video processing can be used in other video compression standards such as MPEG 1, 2, and 4. A significant performance improvement is achieved with high flexibility. Experimental results show that we could achieve 300% performance for the H.264 baseline profile level 2 decoder.     

适于AVS视频解码器的可配置存储器设计

设计了一种适用于AVS视频解码器的可配置存储器,可工作在5种不同的模式,主要应用于反扫描、反量化及反变换模块,既可用来进行反扫描中的数据移动、反变换器所需的转置操作,又可用来存储中间结果,将反扫描、反量化和反变换合并为一个流水线单元并行处理.该设计省去了存储中间结果所需的大量存储器,加快了处理速度,满足高清视频的处理要...