基于Booth\CSD混合编码的模2~n+1乘法器的设计

在余数系统的设计中,模加法器和模乘法器的设计处于核心地位,尤其是模乘法器的性能,是衡量余数系统系能的主要标志之一。文中先推导出Booth编码下的模2n+1乘法器设计的算法,然后针对Booth编码模乘法器设计中译码电路复杂的问题,提出了一种基于Booth/CSD混合编码的模乘法器设计方法,基于Booth/CSD编码的模乘法器部分积的位宽相对传统的Booth编码乘法器而言,减少了50%;经试验证明,与传统的基-Booth编码的模乘法器相比这种混合编码的模乘法器的速度提高了5%,面积减少24.7%。     

基于Booth\CSD混合编码的模 乘法器的设计

在余数系统的设计中,模加法器和模乘法器的设计处于核心地位,尤其是模乘法器的性能,是衡量余数系统系能的主要标志之一。文中先推导出Booth编码下的模 乘法器设计的算法,然后针对Booth编码模乘法器设计中译码电路复杂的问题,提出了一种基于Booth/ CSD混合编码的模乘法器设计方法,基于Booth/CSD编码的模乘法器部分积的位宽相对传统的Booth编码乘法器而言,减少了50%;经试验证明,与传统的基-Booth编码的模乘法器相比这种混合编码的模乘法器的速度提高了5%,面积减少24.7%。     

一种高效模（2n-2p）乘法器的设计

结合两类修正方法,提出了一种高效的模（2n -2p ）乘法器（n≥2 p）的实现方法。与文献[1]中设计比较,本文乘法器结构上少了一级加法,并且综合结果也显示平均面积和延迟分别有10％和13％的减小。     

高速Booth编码模（2^n—1）乘法器的设计

在余数系统中（2^n-1）是最普遍应用的模,提出了一种新的booth编码结构,并基于提出的booth编码结构,提出了一种高速模（2^n-1）乘法器．该乘法器采用CSA或者wallace Tree结构可以进一步提高运算速度．此乘法器在一个时钟周期内可以完成所需运算,简单高效．     

一种适于VLSI实现的并行乘法器结构

本文首先讨论了数据格式与改进Booth算法的关系。用简化部分积的扩展符号位所在全加器的连接的方法提出了一种适于VLSI实现的并行乘法器结构。该结构已用于16×16和12×12高速乘法累加器的全定制设计中。     

一种基于RISC结构单片机的数字乘法器的设计

介绍了一种8位RISC结构单片机中乘法器的设计方法，分析了移位相加、加法器树、Booth编码一移位相加等多种乘法器的工作原理，并采用Synopsys综合工具实现了这些乘法器。综合及仿真结果表明，根据该8位RISC结构单片机特点设计的Booth编码一移位相加乘法器较之其它类型乘法器速度提高很多，而面积仅比最小的移位相加乘法器增加不到18％。从速度和面积两方面综合考虑，是较好的设计方案。     

一种可嵌入MCU的8位高速乘法器的设计

介绍了一种可嵌入微控制器的8位乘法器的设计.采用基4 Booth算法产生部分积,用一种改进的压缩阵列结构压缩部分积;同时,采用一种减少符号扩展的技术,优化压缩结构的面积,最终对压缩的数据采用超前进位加法器求和电路得到乘积.整个设计采用Verilog HDL进行结构级描述,基于SMIC 0.18 μm标准单元库,由Synopsys的DC进行逻辑综合.结果显示,设计的乘法器电路时间延迟为5.31 ns,系统时钟频率达188 MHz.     

一种改进的基4-Booth编码流水线大数乘法器设计

大数乘法器是密码算法芯片的引擎,它直接决定着密码芯片的性能.由此提出了一种改进的基4-Booth编码方法来缩短Booth编码的延时,并提出了一种三级流水线大数乘法器结构来完成256位大数乘法器的设计.基于SMIC0.18μm工艺,对乘法器设计进行了综合,乘法器的关键路径延时3.77ns,它优于同类乘法器.     

一种改进的Wallace树型乘法器的设计

本文针对典型32位乘法,对Booth算法产生的部分积重新合理分组,采用CSA和4-2压缩器的混合电路结构,对传统的Wallace树型乘法器进行改进,提出一种高速的树型乘法器结构。该结构与传统Wallace树型乘法器相比,具有更小的延时、更规整的布局和更规则的布线,使其易于VLSI实现。     

一种支持无符号数的流水线乘法器

文章介绍了一种32×32位的乘法器设计方案。该乘法器采用了改进的Booth算法,增加对无符号数乘法的支持,简化了部分积的符号扩展,使电路结构简洁清晰;使用(4,2)计数器实现Wallace树提高了部分积的归约性能;应用了流水线技术并且具有完整的控制接口。该设计综合考虑了一个高性能通用CPU对定点乘法的要求,作为某CPU定点部件的一部分,在FPGA和ASIC上得到验证。     

基于FPGA的高速双精度浮点乘法器设计

设计了一种基于FPGA的高速双精度浮点乘法器．采用了基4Booth算法产生部分积,然后用优化的Wal—lace树阵列结构完成对部分积的累加得到伪和和伪进位,进而对伪和和伪进位采用了部分和并行相加得到最后尾数结果．采用了优化的5级流水线结构的设计在CycloneIIEP2C35F672C6器件上经过综合后运行频率可达123．32MHz．在同等优化下,相比于AlteraIP核在调用DSP乘法资源情况下运行速度提高大约11％,相比于不调用DSP乘法资源情况下运行速度提高大约67％．     

DSP专用高速乘法器的设计

介绍了一种DSP专用高速乘法器的设计方法.该乘法器采用了最优化Booth编码算法,降低了部分乘积的数目,采用Wallace Tree最优化的演算法和快速超前进位加法器来进一步提高电路的运算速度.该乘法器在一个时钟周期内可以完成16位有符号/无符号二进制数乘法运算和复乘运算,在slow corner下最高频率可达220MHz以上.本乘法器是一DSP内核的专用乘法单元,整个设计简单高效.     

一种规整高效的缩1码模2^n＋1乘法器的VLSI设计

针对目前缩1码模2n＋1乘法器的优缺点,设计出一个有效的缩1码模2n＋1乘法器。该模乘法器是由改进的基-4 Booth编码模块、规整的缩1码进位保留加法器树以及缩1码模加法器构成,部分积的个数减少到n/2＋2个,具有统一的编码电路,简单的校正项生成电路,较快的计算速度,尤其是能够处理操作数和结果为0的情况,实现了操作数的全输入。比较结果表明,该模乘法器在同类型模乘法器中以最少的面积获得了更快的速度。     

32位单精度浮点乘法器的FPGA实现

采用Verilog HDL语言,在FPGA上实现了32位单精度浮点乘法器的设计,通过采用改进型Booth算法和Wallace树结构,提高了乘法器的速度.本文使用Altera Quartus II 4.1 仿真软件,采用的器件是EPF10K100EQ240-1,对乘法器进行了波形仿真,并采用0.5 CMOS工艺进行逻辑综合.     

32×32高速乘法器的设计与实现

设计并实现了一种32×32高速乘法器.本设计通过改进的基4 Booth编码产生部分积,用一种改进的Wallace树结构压缩部分积,同时采用一种防止符号扩展的技术有效地减小了压缩结构的面积.整个设计采用Vetilog HDL进行了结构级描述,用SIMC 0.18μm标准单元库进行逻辑综合.时间延迟为4.34 ns,系统时钟频率可达230 MHz.     

一种FFT蝶形处理器中的乘法器实现

讨论了一种FFT结构中乘法器实现。该结构采用基于流水线结构和快速并行乘法器的蝶形处理器。乘法器采用改进的Booth算法,简化了部分积符号扩展,使用改进的Wallace树型和4-2压缩器对部分积归约。以8点复点FFT为实例设计相应的控制电路。使用VHDL语言完成设计,并综合到FPGA中。