用FPGA实现FFT算法

引言 DFT（Discrete Fourier Transformation）是数字信号分析与处理如图形、语音及图像等领域的重要变换工具,直接计算DFT的计算量与变换区间长度N的平方成正比。当N较大时,因计算量太大,直接用DFT算法进行谱分析和信号的实时处理是不切实际的。快速傅立叶变换（Fast FourierTransformation,简称FFT）使DFT运算效率提高1～2个数量级。其原因是当N较大时,对DFT进行了基4和基2分解运算。FFT算法除了必需的数据存储器ram和旋转因子rom外,仍需较复杂的运算和控制电路单元,即使现在,实现长点数的FFT仍然是很困难。本文提出的FFT实现算法是基于FPGA之上的,算法完成对一个序列的FFT计算,完全由脉冲解发,外部只输入一脉冲头和输入数据,便可以得到该脉冲头作为起始标志的N点FFT输出结果。由于使用了双     

基于运动连续性的遗帧率上变换算法

为了解决高清视频序列固有的运动模糊、残影等问题,同时提高低比特率通信的质量,提出了一种新的帧率上变换算法.该算法将遗传算法引入到运动估计中并结合现有运动估计算法进行了改进,使其充分利用视频在时间上和空间上的连续性,提高算法性能,同时减小算法的复杂度;对得到的运动矢量场进行了矢量细化处理,减小了块效应;并利用邻域运动矢量进行加权的重叠块运动补偿,提高内插块的精度.实验结果表明,与传统算法相比,该算法在主客观评估中都有较大的性能提升.     

利用Spartan-3FPGA实现低成本DSP协处理

在过去，FPGA一直在DSP应用中被用作逻辑合并器件、总线桥和外设器件。最近，FPGA在高性能DSP应用中获得很大的发展，并且逐渐成为标准DSP器件的理想协处理器件。     

谈FPGA信号处理算法的实现

随着科学技术的迅速发展以及社会的进步,FPGA信号处理算法的实现,不仅推动了计算机行业的发展,同时改善了人们的生活。在此,本文针对FPGA信号处理算法中的相关问题,做以下简要分析。     

面向SM3算法的高性能FPGA实现

现有SM3算法的高性能实现,主要采用多级流水线结构和不同关键路径优化策略,提升SM3算法实现的吞吐量.但多级流水线形式的设计会消耗大量硬件资源.本文首先充分挖掘了SM3算法在FPGA平台的可并行性,通过增加少量的寄存器,降低了算法关键路径的逻辑深度,并通过消息扩展与压缩函数并行执行的方法,仅用1 211个LUT的逻辑资源实现了单核2.55 Gbit/s的吞吐量.相比已有方案单位逻辑资源的吞吐量提升了5.40倍,面积更小、功耗更低、性能更高.最终基于该结构设计了32核的SM3算法硬件,能够实现比已有64级流水线结构更高的吞吐量,且硬件开销更低,单位逻辑资源的吞吐量提升了2.27倍.     

运动估计的分层搜索算法及FPGA实现

针对H．263，MPEG4 SP等低比特率的视频编码特点，在全搜索块匹配算法的基础上提出了一种适合在硬件上实现的运动估计新算法，以及实现这一算法的硬件结构。这种结构充分利用硬件资源，采用了并行结构及数据复用技术，从而大大节省计算时间。对于CIF格式的图像，运动矢量搜索范围为-16～ 15．5，帧速率可达25帧／s。     

基于FPGA的3DES加密算法高速实现

介绍了3DES加密算法的原理并详尽描述了该算法的FPGA设计实现，设计中还采用了流水线技术来提高速度，添加了输入和输出接口的设计以增强应用的灵活性，各模块均用硬件描述语言VHDL实现，最终下载到FPGA芯片Stratix中。     

基于FPGA的Retinex算法实现

随着电子信息技术,计算机和通信的快速发展,视频处理技术也不断发展和完善。因为FPGA的高速处理、低功耗、易于开发等特点,FPGA在视频处理中拥有越来越重要的地位。文章提出一种基于FPGA的Retinex算法实现,通过verilog语言编程在硬件上实现Retinex视频增强算法,提高算法运算速度以达到视频处理的实时要求。     

基于FPGA的5/3提升小波优化算法

为了实现线阵CCD空间相机图像的实时压缩处理,在提升算法的基础上,提出了一种适用于FPGA的二维提升小波变换结构与实现方案.该系统利用FPGA片内的存储资源,采用乒乓操作实现了行列变换之间的数据缓存传输,降低了功耗,提高了硬件利用率和运算速度.并且为了适应硬件实现速度,在进行小波边界处理时不需要额外的边界延拓过程,很大程度上降低了算法的复杂度;整个模块采用verilog HDL语言进行设计,并在QuestaSim下进行了仿真试验.实验结果表明,该系统工作稳定可靠,完全满足实时处理的要求,并适用于JPEG2000的多级二维5/3小波变换.     

基于三维递归搜索的多级运动估计视频帧率上转换算法

运动补偿插帧是目前主要的帧率上转换方法。为减小内插帧中的块效应,并降低运算量以满足实时高清视频应用,该文提出了一种基于3维递归搜索(3-D Recursive Search, 3-D RS)的多级块匹配运动估计视频帧率上转换算法。该算法将3-D RS与双向运动估计相结合,首先对序列中相邻帧进行由粗到精的三级运动估计,再利用简化的中值滤波器平滑运动矢量场,最后通过线性插值补偿得到内插帧。实验结果表明,与现有的运动补偿插帧算法相比,该算法内插帧的主、客观质量都有所提高,且算法复杂度低,有很强的实用性。     

视频运动检测系统的FPGA实现

文中介绍了基于FPGA的视频运动检测系统,使用专用视频处理芯片和FPGA实现了高速的数字视频处理,选用SRAM作为视频数据的外部存储器,满足了运动检测处理的需要.采用FPGA实现系统设计,可提高系统的处理速度,同时具有良好的灵活性和适应性.     

基于FFT的校频技术及其FPGA实现

在全数字化MPSK(多相移键控)解调中,有时存在着相当大的相对载波频偏,导致接收机不能正常工作.文中介绍了基于最大似然准则的FFT(快速傅里叶变换)频偏估计算法,分析了该算法的复杂度,并将该算法应用于MPSK信号载波恢复,达到对频偏进行有效估计并矫正的目的.首先给出了应用FFT频率估计器的MPSK信号载波恢复结构,以及在FPGA(现场可编程门阵列)上实现该算法的关键技术.在使用IP核的基础上,详细描述了FFT频率估计器在FPGA中的实现过程.最后分析了算法实现时需要的硬件资源和性能.     

拉普拉斯算子的FPGA实现方法

为了能快速实现Laplacian算子高频增强功能,通过理论研究设计出该算子实现的硬件结构.提出一种调用仿真软件中宏功能块快速实现算法的硬件实现模式.详细介绍使用Quartus Ⅱ中Megafunctions宏功能模块库实现3×3模板Laplacian算子的过程.通过实验结果表明,用该方法实现的算子能够取得良好的滤波效果,且设计方便、有效,为相似功能模块的设计提供了新思路.     

基于FPGA的空间太阳望远镜图像相关算法实现

两维图像相关跟踪是空间太阳望远镜1m光学系统达到0.1″分辨率关键之一.介绍了基于FPGA实现SST相关算法的方法,如2×2矢量基蝶形FFT、模块化结构、两级状态机、动态块浮点、并行流水时序等.20MHz下32×32图像相关算法在XCV800芯片上实现仅713 微秒,像元拟合精度优于1/50.     

基于CORDIC算法的复数除法器FPGA实现

在现代数字信号处理电路设计中,除法器有着广泛的应用。这里阐述一种复数除法器的设计思想和实现方法,引入CORDIC算法到复数的除法运算中,利用CORDIC旋转操作来代替乘、加法操作,然后采用双比特移位操作得到最终运算结果。经CORDIC旋转后数据最多只放大2位位宽,因此可以减少硬件实现中的器件迭代次数。经过FPGA验证结果表明,整个设计运算速度快、节省器件,并且计算精度高。     

基于FPGA的图像超分辨率算法的实现

为了能够在硬件上实现高质量、高效果的视频图像超分辨率,本文提出了一种基于FPGA的自相似性超分辨率算法的实现。首先介绍了基于自相似性的超分辨率算法的基本原理和算法流程,接着提出了视频超分辨率引擎硬件设计的系统结构,并详细叙述了超分辨率引擎系统的各个模块的设计及实现,分析了系统的速度、带宽及资源。最终,在Xilinx K7 FPGA上实现了该视频超分辨率引擎。结果表明,本设计可以实时处理1080p@25Hz视频放大为4K@25Hz视频并在图像质量上取得明显的效果。     

基于改进型Cordic算法数字下变频FPGA实现

提出了一种基于Cordic算法的数字下变频方法,阐述了Cordic算法的基本原理,为了提高运算速度和减小精度,文中重点叙述了改进型的Cordic算法原理,并通过原理进行了FPGA设计,最后给出了Quartus Ⅱ仿真结果,并在Matlab中得到了验证.     

基于FPGA的多通道校准算法同步实现

本文主要研究了多通道校准算法在FPGA上的同步实现问题。介绍FPGA时钟同步设计的基本原理以及用Xilinx公司的FPGA芯片Xc2v8000ff1152-5实现了多通道校准的同步算法,极大提高了系统稳定性。     

AES算法的FPGA优化实现

简要介绍了新一代高级加密标准AES算法（Rijndad）的设计原理，对其实现流程进行了详细阐述。以资源优化为目标，在对轮操作进行简化合并的基础上，完成了该算法加密部分的FPGA优化实现。     

浮点LMS算法的FPGA实现

LMS(最小均方)算法因其优良的收敛特性及算法简单等特点在自适应滤波器等领域得到了广泛的应用。浮点运算因其运算步骤繁琐及硬件资源消耗大等缺点使得浮点LMS算法的硬件实现十分困难。文中根据多输入高效浮点加法器结构在FPGA(现场可编程门阵列)上实现了浮点LMS算法。测试结果表明,实现后的LMS算法硬件资源消耗较少且收敛性能与理论值接近。