基于FPGA的TCP/IP协议数据传输研究

通过FPGA来实现TCP/IP协议栈以及以太网MAC控制器,不仅具有FPGA本身功耗低、面积小、可靠性高的优点,还可以达到非常高的数据处理速度,从而提升整个系统的性能.采用Mentor制版软件设计一款基于Spartan6系列FPGA的PCB板,根据TCP/IP协议采用Verilog HDL和VHDL语言编写数据输入输出模块程序代码,基于ISE测试工具进行硬件和软件测试,完成整个系统的性能测试.系统硬件和软件测试结果表示本设计系统性能良好,能够进行数据高速的传输,且不占用CPU资源,系统性能良好,运行稳定可靠.     

基于FPGA全功能MVB网络从设备链路层IP核设计

采用模块化的设计方法,将从设备链路层IP核分为多个模块,包括编码译码模块、帧校验模块、收发缓冲器模块、通信存储器模块以及控制单元模块。使用Altera公司的QuartusⅡ集成开发环境,以Verilog HDL作为硬件描述语言,实现各个模块的具体功能。使用软件仿真并在FPGA开发板上对链路层功能进行测试。实验结果表明,所设计的IP核满足国际列车通信网络标准IEC-61375。     

基于FPGA的数据采集系统的设计

介绍了以FPGA为核心控制模块的数据采集系统.设计中采用自上而下的方法,将FPGA分为几个模块,并论述各模块的功能和设计方法.FPGA模块采用VHDL语言进行仿真.整个系统可以实现8路最大工作频率为5 MHz语音信号的采集.     

一种基于FPGA的误码测试仪

FPGA是一类称为现场可编程逻辑器件中的一员,它被认为是一种专用集成电路技术.现今的通信系统大量采用FPGA作为系统的核心控制器件,将物理层上的各协议层的功能集中在FPGA内部实现,不仅提高了通信系统的集成,同时也减少了硬件和软件设计的复杂度.该文介绍了误码测试仪的工作原理,并采用Altera公司的FPGA芯片(EP1K30TC144-3)和单片机(89C51)实现了误码测试仪功能.设计时应用EDA技术和Verilog硬件描述语言,采用自上而下(Topdown)的设计方法编写程序,并通过单片机控制液晶屏显示误码率和工作状态.着重介绍了键盘模块、发端模块、收端模块和单片机模块等四个模块的设计与实现,并给出了相应程序的流程图.     

TCAM路由查找技术应用解析

通过研究IP数据包转发对路由器的需求，分析了基于软件转发技术和TCAM方案。结论表明，采用专用硬件查找技术的TCAM方案，以硬件化的路由表查找和分组转发技术实现对各类数据包的快速分类和路由，支持ACL和MPLS的查找。高端路由设备要处理巨大的流量和多种复杂业务，只有采用硬件查表的方式才能满足要求。     

基于FPGA的UDP/IP协议栈的研究与实现

针对视频、音频数据流的数据量大、速率高、实时性强等特点,通过深入研究UDP传输协议特点以及UDP/IP协议栈体系结构,提出采用现场可编程门阵列（FPGA）和物理PHY芯片Marvell 88E1111作为系统平台的设计方案。采用自顶向下的设计方法,完成对各个模块的整合,通过功能仿真验证系统功能,并给出UDP/IP协议栈通信仿真结果,结果表明协议栈能够按照标准UDP/IP协议对数据进行封包和解包;在XILINX公司开发的ML605硬件开发平台上测试了UDP/IP协议栈系统的通信性能,通信效率测试结果表明,实际通信效率明显优于其它实现方案。通过在FPGA内实现UDP/IP协议栈,便于系统集成且具有移植性高的特点,系统充分利用了千兆以太网更高传输带宽的优点,特别适用于大数据量的传输环境。     

高帧频CMOS相机数据传输系统设计及仿真

为了解决高帧频相机所采集的大量视频图像信息的高速实时传输问题,提出一种高速图像信息传输系统的设计方法.利用Verilog硬件描述语言,在XILINX FPGA内构建了介质访问控制器（Media Access Control,MAC）,并结合外部物理接口收发器（Physical Layer Devices,PHY）实现了高帧频大容量高速图像信息传输的千兆网卡设计方案.重点对MAC核的WISHBONE接口模块、发送、接收以及GMII管理模块进行了详细设计,最后,对系统的功能和传输速率进行了实验测试.以1000 Mbps速率进行仿真,结果验证了方案的可行性.     

与8位微处理器系统连接的计数器IP核的设计

针对工业上对计数器的需求以及计数器扩展存在的问题,充分应用FPGA的并行处理功能,提出了一种模块内部串行处理,各模块间并行执行的计数器IP核的设计方法;设计了系统的电路结构,指令格式,并行处理模块电路和串行处理流程程序,研制的计数器IP核为具有多达14个16位或6个32位的计数器,能够自动重新装载计数参数,选择计数输入脉冲滤波参数等功能.经仿真验证了研制的计数器IP核功能的正确性.     

AVS视频解码器的一种结构设计与硬件实现

为了推动音视频编码标准（AVS）解码芯片产业的发展，提出了一种针对AVS视频标准基准档次4.0级别解码器的超大规模集成电路（VLSI）实现结构.通过分析实现复杂度，阐述了AVS视频解码器的总体框架、主要模块的功能及结构.解码器采用块级流水结构， 主要模块之间实现并行处理.同时根据AVS算法特点，给出了变长解码模块、反整数余弦变换模块和环路滤波模块的硬件实现结构.解码器在现场可编程门阵列（FPGA）上实现，并给出了各模块的FPGA资源占用情况.实现结果表明，该 AVS视频解码器实现结构能在54 MHz时钟频率下完成对25帧/s、720×576、4∶2∶0格式AVS码流的实时解码.     

基于FPGA的寻址与运算操作数存储IP核设计

针对PLC浮点算术运算控制器中运算操作数需传送和存储的问题,提出了一种模块间并行执行寻址与运算操作数存储一体化IP核的思路.采用Verilog语言实现硬件电路构建,分析IP核外部接口结构并利用FPGA并行处理的特点对系统内部功能做出模块划分.在内部时序脉冲作用下,可以完成多种寻址方式访问存储器与寄存器堆以及运算操作数的快速传输.经仿真和板级测试可知,寻址与存储IP核能够按要求自主完成每条指令的功能,操作数据可在1个时钟周期内读取,提高了PLC执行指令速度.