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LDPC码的译码算法研究 总被引:1,自引:2,他引:1
根据硬件实现的要求,文中研究了LPDC码的译码算法,提出了适合硬件实现的NormaIized Min-Sum译码算法的系数,并在此基础上对该算法的量化范围和量化方案的性能进行了仿真分析,仿真结果表明均匀量化比特5,6和7的选择对于误码性能影响不大,该算法大大降低了计算复杂度和硬件实现难度,具有很好的实用价值. 相似文献
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Turbo乘积码是一类易于硬件实现高速迭代译码的分组码。对Turbo乘积码软输入软输出迭代译码算法进行了分析。将Turbo乘积码与QAM调制结合起来,提出了一种简化的、便于硬件实现的联合解调译码方案。仿真结果表明这种简化方案对译码性能影响很小。 相似文献
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低密度奇偶校验(LDPC)码的译码硬件实现方案大多采用计算复杂度较低的修正最小和(NMS)算法,然而对于低码率LDPC码,由于校验节点度数低,NMS算法的修正误差较大,导致其译码性能和标准的置信传播(BP)算法相比有较大差异。该文针对基于原图构造的一类低码率LDPC码,提出了在NMS迭代译码中结合震荡抵消(OSC)处理和多系数(MF)修正技术的方案。结合低码率原型图LDPC码行重分布差异较大的特点,MF修正算法可以有效地减少计算误差,从而改善译码性能。另外低码率原型图LDPC码的收敛较慢,而OSC处理则可以较好地抑制正反馈信息,进一步提高NMS算法的性能增益。仿真结果表明,对于此类低码率LDPC码, MF-OSC-NMS算法可以达到接近BP算法的性能。OSC处理和MF修正技术硬件实现简单,与NMS算法相比几乎没有增加计算复杂度,因此MF-OSC-NMS算法是译码算法复杂度和性能之间一个较好的折中处理方案。 相似文献
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对高斯信道下低密度奇偶校验码(Low-Density Parity-Check Codes)的传统译码算法进行深入研究,提出了基于整数运算的LDPC码改进最小和译码算法.相对于归一化最小和算法(Normalized Min-Sum),该算法根据每次迭代的判决情况增加了一个校正因子,使译码性能得到提高,经过整数量化后易于硬件实现.仿真结果表明,该算法在2.1 dB时性能优于LLR BP算法,且运算复杂度较低,译码速率较快. 相似文献
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Turbo码随机交织器的设计与实现 总被引:1,自引:1,他引:1
Turbo码中交织器性能的优劣将直接影响到Turbo码的译码性能.在分析交织器的设计准则和类型的基础上,利用m序列的遍历性,设计了一种基于m序列的随机交织器,并给出了基于FPGA的硬件实现方案.仿真结果表明,该随机交织器在实现输入数据随机分布方面性能优异,并降低了Turbo码的译码延迟. 相似文献
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Turbo码具有逼近Shannon容量限的优异性能,介绍了应用于深空通信的Turbo码编码方案和相应的译码算法,并给出了采用修正Max-Log-Map译码算法的深空CCSDS标准Turbo码的软件仿真性能和硬件系统实测性能。通过计算机仿真和硬件实测结果表明,采用该修正Max-Log-Map译码算法的Turbo码译码器易于硬件实现,同时Turbo码仿真性能和实际性能一致,适用于实际工程应用。 相似文献
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卷积码在多种通信领域中广泛应用,Viterbi译码是对卷积码的一种最大似然译码算法。随着卷积码约束度的增加,并行维特比译码所需的硬件资源呈指数增长,限制其硬件实现。介绍了一种串行译码结构的FPGA实现方案,在保证性能译码的前提下有效地节省资源。同时提出了充分利用FPGA的RAM存储单元的免回溯Viterbi解码实现算法,减少了译码时延,这种算法在串行和并行译码中都可以应用。 相似文献
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Mohri A. Yamada A. Yoshida Y. Sato H. Takata H. Nakakimura K. Hashizume M. Shimotsuma Y. Tsuchihashi K. 《Solid-State Circuits, IEEE Journal of》1999,34(7):992-1000
A real-time system large-scale-integrated circuit (LSI) for digital video cassette recorder (DVCR) encoding/decoding and MPEG-2 decoding is implemented on a dual-issue RISC processor (DRISC) with dedicated hardware optimized for video-block processing. The DRISC achieves 972-MOPS software performance and can execute fixed-length data processing at the block level as well as processing at the macro-block level and above for the DVCR/MPEG-2. The dedicated hardware for variable-length coding/decoding can encode and decode codes for both the DVCR and the MPEG-2 by changing translation tables. The dedicated hardware for video-block loading can process video-block data transfers with half-pel operations. The LSI size is 7.7×7.2 mm2 in a 0.25-μm CMOS process 相似文献
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Stefan Gr?nroos Kristian Nybom Jerker Bj?rkqvist 《Analog Integrated Circuits and Signal Processing》2012,73(2):583-595
The next generation DVB-T2, DVB-S2, and DVB-C2 standards for digital television broadcasting specify the use of low-density parity-check (LDPC) codes with codeword lengths of up to 64800 bits. The real-time decoding of these codes on general purpose computing hardware is useful for completely software defined receivers, as well as for testing and simulation purposes. Modern graphics processing units (GPUs) are capable of massively parallel computation, and can in some cases, given carefully designed algorithms, outperform general purpose CPUs (central processing units) by an order of magnitude or more. The main problem in decoding LDPC codes on GPU hardware is that LDPC decoding generates irregular memory accesses, which tend to carry heavy performance penalties (in terms of efficiency) on GPUs. Memory accesses can be efficiently parallelized by decoding several codewords in parallel, as well as by using appropriate data structures. In this article we present the algorithms and data structures used to make log-domain decoding of the long LDPC codes specified by the DVB-T2 standard??at the high data rates required for television broadcasting??possible on a modern GPU. Furthermore, we also describe a similar decoder implemented on a general purpose CPU, and show that high performance LDPC decoders are also possible on modern multi-core CPUs. 相似文献
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目前,Viterbi译码算法主要是在DSP或FPGA中用软件算法来实现,算法复杂度高,译码效率低。针对此问题,介绍TI公司的TMS320C6416 DSP芯片上的维特比协处理(VCP)的结构与原理。对无线通信系统广泛采用的卷积码译码进行研究,用VCP单独进行译码,与DSP的数据交换可以采用增强型DMA(EDMA)来完成,从而用硬件方法实现并行处理,提高译码效率。仿真结果表明使用VCP译码可在降低运算量和占用资源的基础上取得良好系统性能。 相似文献
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针对多视频流解码和显示时CPU占用率过高等问题。设计了基于统一计算设备架构(CUDA)平台上的GPU多视频流并行化处理方案,定义了表示GPU显卡设备和解码器的数据结构,通过解码函数接口的调用可适用于多种视频播放器中去。实验结果表明,所设计的解码器大幅降低了多视频解码显示中CPU的占用率,同时与JM实现的软件解码方案相比,解码单路720 p的高清视频CPU占用率同比降低约30%,所以此硬件解码方案表现出更加高效的多视频流解码处理能力。提高了系统性能和资源复用率,并能保持较低的能量消耗。 相似文献
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In this paper, we propose hardware architecture for a high‐speed context‐adaptive variable length coding (CAVLC) decoder in H.264. In the CAVLC decoder, the codeword length of the current decoding block is used to determine the next input bitstreams (valid bits). Since the computation of valid bits increases the total processing time of CAVLC, we propose two techniques to reduce processing time: one is to reduce the number of decoding steps by introducing a lookup table, and the other is to reduce cycles for calculating the valid bits. The proposed CAVLC decoder can decode 1920×1088 30 fps video in real time at a 30.8 MHz clock. 相似文献