LSI／VLSI布线的退火模拟算法的研究与实现

本文研究并提出了优化程度较高的退火模拟门阵列总体布线及平行通道区布线算法。算法已用FORTRAN语言实现并作为自动布图系统的组成部分成功地运行在Dual83/20微机上。     

优化层分配的无网格详细布线算法

H—V布线模式下产生通孔的根本原因是由于不同线网间存在几何重叠或交叉；标准单元内布线主要应用多晶硅层与单金属层的布线层资源，考虑到不同层间相异的导电特性，文章提出了一种算法，基于网段拓扑交叉分析实现最大化金属层及最小化多晶层分配，优化线网通道分配与线长，同时满足通孔最小化。     

整平面整体布线算法

论了一种新的布线模式－整平面布线方法，并给出了针对该模式的基于规划的层次化的束布线算法。该算法由块内布线算法和块间布线算法两部分组成，它们的时间复杂性均为多项式时间算法。由于其整平面和层次化的固有特点，该算法特别适合于大规模的多层布线总理２。     

MARS：一个通用多层区域布线算法

提出一个VLSI多层区域详细布线算法,算法使用模拟进化技术进行拆线重布线,对单个线网则使用改进型多层迷宫算法进行布线。     

MARS:一个通用多层区域布线算法

提出一个 VL SI多层区域详细布线算法 ,算法使用模拟进化技术进行拆线重布线 ,对单个线网则使用改进型多层迷宫算法进行布线。     

一个实用的交互迷路布线算法

本文介绍了一个实用的交互迷路布线算法(UIMR).该算法采用提示信息层来允许用户安排一条连线的总路径,用预处理连线的方法来精确估计布线期间连线的完成代价,有效地修剪迷路方向的路径.此外,一个窗口式搜索方法用于布线过程中的路径选择.     

双金属层门阵列跨单元行布线问题与算法

在双金属层门阵列布图中,跨单元行的走线可以直接在单元上进行,这些单元被称为“走线块”.充分地利用走线块上的两层走线空间,可以降低通道密度并减少通孔数.本文给出走线块布线问题及求解算法。包括三个过程:首先确定走线块引线端的相对位置关系,其次是定位引线端,最后实现走线块内的连接.给出的算法已经用C语言实现并嵌入一门阵布图系统.实例运行结果表明提出的算法可以有效地降低通道密度和提高通道布通率.     

通用多层区域布线算法

文中提出了一种多用途的ＶＬＳＩ多层区域详细布线算法，该算法使用模拟进化技术进行拆线重布线，对单一网使用改进型多层迷宫算法进行布线。实验结果证明，运算法能得到较好的布线。     

带时延约束的FPGA布线算法

基于ＳＲＡＭ编程结构的门海型ＦＰＧＡ连线上的时延较之ＡＳＩＣ来说比较大,连线延迟不可预测．在很多应用中必须对关键路径的时延加以定量限制（包括上限、下限和一组路径的时延差）．时延约束的实现需要布图算法来保证．一般时延驱动的布线算法只能定性地优化时延性能,不能满足定量要求．本文提出了高性能ＦＰＧＡ最短路径布线算法,以它为主体的ＦＰＧＡ布线器能全面地考虑各种时延约束,更好地利用布线资源,对其它无时延约束的线网也可进行时延优化,提高整个芯片的性能     

多芯片组件布线算法研究

该文以多芯片组件布线中的四通孔(V4R)算法为基础,针对其布线结果不均匀、产生多余噪声的缺陷,通过引入PST(Priority Search Tree)和LEA(Left Edge Algorithm)方法,移除过孔或拐角,减小布线层数,减少噪声,以达到总体布线结果优化。计算机模拟结果表明,优化后的算法有效利用了布线空间,在电特性方面使延时和噪声均得到减小。     

重叠端口通道的四、五层布线算法

本文提出了一个重叠端口通道的四、五层布线算法,算法的目标是占用尽可能少的通道布线行数,为此算法中采用了扩展布线的概念,将部分线网分配到器件区域中进行布线,在通道内部布线时,引入了重叠端口通道的垂直约束矩阵的概念,并用它来避发式算法的线网布线顺序,算法在任何情况下都能保证布线的成功,从运行实例上来看,算法速度很快,而且结果都是近似最优的（或者是最优,或者是比最优解多一个布线行）。     

反熔丝FPGA布局布线算法研究

介绍了反熔丝FPGA及其布局布线算法的研究现状,讨论了目前最为流行的FPGA布局布线的基本原理与实现方式.针对反熔丝FPGA的结构对布局布线算法进行了改进,并在CAD实验平台上实现了改进算法.为了验证改进算法的性能,提出一种常见结构的反熔丝FPGA,并针对几个典型电路进行布局布线.实验结果表明,改进算法可以提高反熔丝FPGA布局布线的效率以及电路速度.     

设计规则驱动的多层布线算法

迷宫算法是集成电路两端线网优化布线问题的经典算法。多层布线受复杂版图设计规则约束．简单直接应用迷宫布线算法，或者无法获得优化的结果，或者无法满足设计规则。文章分析了迷宫算法特性与局限．提出基于群组图的多层迷宫算法，圆满地解决了上述问题。     

非"均衡布线"对VLSI可靠性的影响

在VLSI的制造过程中,常常由于设计中布线的不均衡,导致芯片性能不稳定或者失效.文章根据一些工艺生产线上的实践,提出了“均衡布线“的概念,并且在集成电路设计、工艺等方面,提出了在非“均衡布线“时影响电路可靠性的一些主要因素(负载效应、应力迁移、电迁移、串扰等)及相应的解决措施.     

通道区布线的线网分布优化问题及其算法

在ＶＬＳＩ布线设计中，线网的分布情况直接影响到ＶＬＳＩ芯片的电学性能、可靠性和制造成本。但是，由于通道区布线问题的计算复杂性很高＾［１］，布线过程中往往没有考虑到线网的分布问题，因此，布线完成后有必要对布线结果进行一次线网分布优化。本文中提出了两种工艺的双层通道区布线线网分布优化问题，并给出了相应的算法。     

SERR:基于模拟进化技术的性能驱动总体布线算法

本文结合ＢＢＬ布图模式，以提高整个芯片的时间性能为目标，提出了关于总体布线的基于模拟进化（ＳＥ）技术的拆线与重布线算法（简称为ＳＥＲＲ算法）．ＳＥＲＲ算法对传统的顺序布线算法进行了改进，运用概率准则选择线网进行拆除与重布，具有绕开局部优化点、得到全局优化解的能力．实验证明，ＳＥＲＲ算法能够较好地达到优化整个芯片的连线延时性能的目标     

一种新的基于知识的四边通道布线算法

本文提出了一种新的基于知识的双层四边通道布线算法,该算法对四边通道的布线是通过以下四步完成的。首先,对四边通道的四个角布线,其次,对关键线网优先布线,接下来,利用线网间相互制约关系进行同步增长布线;最后,对仍然没有完成连接的线网,用李氏算法布线。由于使用了启发式规则,使得该算法具有较高的布通率和布线效率。