密码协处理器指令级并行编译研究

立足于处理器体系结构的研究,结合可重构设计技术以确保密码处理的灵活性是密码协处理器研究的重要方法,其中如何提升密码协处理器的性能是至关重要的问题。基于VLIW体系结构以及可重构设计技术,设计专用指令密码协处理器。编译器作为密码协处理器的重要组成部分,重点研究了密码协处理器指令级并行编译技术,通过提高指令级并行度来提升密码协处理器的性能。     

基于重构密码协处理器的可信计算系统的设计和实现

基于可重构密码芯片,设计了一种可信计算系统,为操作系统中的数据提供增强保护以防止敌手的攻击,保证敏感应用在受协处理器保护的环境中运行。重点介绍了可重构密码协处理器的硬件结构,分析了密码协处理器的密码算法可重构原理和实现流程,为进一步研究可供商业应用的可重构密码芯片奠定了基础。     

可重构密码协处理器的概念及其设计原理

提出了可重构密码协处理器的概念并论述了其设计原理。所谓可重构密码协处理器实际上是一个其内部逻辑电路结构和功能可被灵活改变的密码处理单元,它能够在主处理器的控制和驱动下灵活、快速地实现多种不同的密码操作,以便适应不同密码算法的需求。基于可重构密码协处理器的可重构密码系统具有灵活、快速、安全的特点,在保密通讯和网络安全等领域中具有良好的应用前景。     

可重构密码协处理器指令系统的设计方法

可重构密码协处理器是采用可重构体系结构的思想和方法设计而成的,用于对数据进行加/解密处理的集成电路芯片,它能够灵活、快速地实现多种不同的密码算法。文章提出了可重构密码协处理器的指令系统的设计方法,并评估了按照该方法所设计的指令系统的特性。     

可重构密码协处理器简介及其特性

可重构密码协处理器是采用可重构体系结构的思想和方法设计而成的，用于对数据进行加／解密处理的集成电路芯片，它能够灵活、快速地实现多种不同的密码算法。文章简要介绍了可重构密码协处理器的设计方法和使用方法，并对其灵活性、安全性、性能和规模进行了分析。     

可编程移动电脑加密机的设计方法

可编程移动电脑加密机是一种新型的电脑加密设备,用于对电脑上的文件进行加/解密处理。可编程移动电脑加密机采用可重构密码协处理器作为加密芯片、采用USB接口与电脑通信,因此它将可重构密码协处理器的可编程特性与USB接口的移动性很好地结合起来,从而具有灵活、高效、安全、方便等优点,可广泛应用于政治、军事、外交、经济、金融等领域。论文提出了可编程移动电脑加密机的设计方法,主要包括以下几个方面:总体结构设计、PC机与可编程移动电脑加密机之间的通信协议、USB总线接口芯片与可重构密码协处理器之间的接口电路、可编程移动电脑加密机的控制软件等。     

基于VLIW的并行可配置ECC协处理器结构研究与设计

采用专用指令密码处理器的设计方法,提出了一种基于超长指令字(VLIW)的并行可配置椭圆曲线密码(ECC)协处理器结构.该协处理器结构对点加、倍点并行调度算法进行了映射,功能单元微结构采用了可重构的设计思想.整个ECC协处理器具有高度灵活性与较高运算速度的特点.能支持域宽可伸缩的GF(P)与GF(2m)有限域上的可变参数Weierstrass曲线.实验结果表明,GF(p)域上192 bit的ECC点乘运算只需要0.32ms,比其它同类芯片运算速度提高了1.1～3.5倍.     

基于可重构密码模块的VPN安全网关

结合片上可编程系统和IPSec技术,设计一种基于可重构密码处理模块的虚拟专用网安全网关.该网关采用双处理器结构,主处理器完成系统芯片的初始化配置、系统控制、管理和数据包的预处理,协处理器完成IPSec处理功能,可重构密码处理模块加速加解密处理,从而提高算法执行效率,同时扩展IPSec协议的安全性.实验结果表明,该网关具...     

可重构嵌入式系统安全启动流程设计与实现

针对嵌入式系统的软件可重构下载中存在的安全性问题,设计一种可重构嵌入式系统的安全启动流程,研究硬件存储区管理模式,对密码协处理器进行集成,并加以实现。仿真实验结果表明,该流程能够使系统对下载软件的合法性进行验证,当下载代码合法但为恶意时,可以保证芯片自身安全性。     

基于模块划分的可重构分组密码芯片设计

针对分组密码算法芯片可重构设计的需求,提出了基于模块划分的可重构设计思想。通过对多种分组密码算法流程及实现过程进行分析和分类,将所有算法功能划分为:固定功能模块和可重构功能模块。在设计相应的可重构互联结构,实现对分组密码算法的可重构设计。通过对多种分组密码算法进行详细设计与测试分析结果表明,采用模块化的可重构设计对单个算法带来的时间延时增加为7%-23%;通过对分组密码算法芯片的交叉测试结果表明,算法用与配置所增加的时间延时为2%-16%,而且随着计算功能最终趋于稳定之后,所增加的配置时间将趋近于2%。     

基于FPGA的动态可重构体系结构研究

提出了一种基于FPGA的动态可重构系统的设计方案。该系统以协处理器的形式与LEON2通用处理器构成主/协处理器结构，并通过寄存器与网络来保存和传递数据流和配置流，实现了二者的优势互补。以具体实验对该方案进行了验证。     

System-level performance evaluation of reconfigurable processors

Reconfigurable architectures that tightly integrate a standard CPU core with a field-programmable hardware structure have recently been receiving increased attention. The design of such a hybrid reconfigurable processor involves a multitude of design decisions regarding the field-programmable structure as well as its system integration with the CPU core. Determining the impact of these design decisions on the overall system performance is a challenging task. In this paper, we first present a framework for the cycle-accurate performance evaluation of hybrid reconfigurable processors on the system level. Then, we discuss a reconfigurable processor for data-streaming applications, which attaches a coarse-grained reconfigurable unit to the coprocessor interface of a standard embedded CPU core. By means of a case study we evaluate the system-level impact of certain design features for the reconfigurable unit, such as multiple contexts, register replication, and hardware context scheduling. The results illustrate that a system-level evaluation framework is of paramount importance for studying the architectural trade-offs and optimizing design parameters for reconfigurable processors.     

基于可重构S盒的常用分组密码算法的高速实现

DES、3DES和AES是应用最广泛的分组密码算法，其可重构性和高速实现对可重构密码芯片的设计具有重要影响。该文分析了这3种算法的高速硬件实现，利用流水线、并行处理和重构的相关技术，提出了一种可重构S盒（RC-S）的结构，并在此基础上高速实现了DES、3DES和AES。基于RC-S实现的DES、3DES和AES吞吐率分别可达到7Gbps、2．3Gbps和1．4Gbps，工作时钟为110MHz。与其它同类设计相比，该文的设计在处理速度上有明显优势。     

GF(2)域上FSR+NLF类序列密码可重构处理结构设计

讨论了FSR+NLF类序列密码的可重构处理结构设计,包括总体结构设计、可重构FSR结构设计、可重构NLF结构设计以及互连网络结构设计。采用该结构的密码运算单元可以根据需要实现多种此娄序列密码,具有结构简单、可扩展、运行速度高等特点。     

基于AES和DES算法的可重构S盒硬件实现

密码芯片的可重构性不仅可以提高安全性，而且可以提高芯片适应性．S盒是很多密码算法中的重要部件，其可重构性对密码芯片的可重构性有重大影响．文章在分析AES和DES算法中S盒硬件实现方法的基础上，利用硬件复用和重构的概念和相关技术，提出了一种可重构S盒（RC-S）结构及其实现方法．实验结果表明RC-S可用于AES算法和DES的硬件实现．基于RC-S的AES、DES密码模块规模分别是AES、DES模块的0．81／1．13，性能分别是DES／AES的0．79／0．94．     

Virtualization of reconfigurable coprocessors in HPRC systems with multicore architecture

HPRC (High-Performance Reconfigurable Computing) systems include multicore processors and reconfigurable devices acting as custom coprocessors. Due to economic constraints, the number of reconfigurable devices is usually smaller than the number of processor cores, thus preventing that a 1:1 mapping between cores and coprocessors could be achieved. This paper presents a solution to this problem, based on the virtualization of reconfigurable coprocessors. A Virtual Coprocessor Monitor (VCM) has been devised for the XtremeData XD2000i In-Socket Accelerator, and a thread-safe API is available for user applications to communicate with the VCM. Two reference applications, an IDEA cipher and an Euler CFD solver, have been implemented in order to validate the proposed architecture and execution model. Results show that the benefits arising from coprocessor virtualization outperform its overhead, specially when code has a significant software weight.