一种基于分段CRC的LDPC译码的改进算法

级联多个循环冗余校验(CRC)的LDPC译码算法有效地改善了译码的收敛特性。然而在其译码算法中,当CRC检测的整体漏检概率不够低时,出现误码平台。因此,该文提出了改进算法,通过减少在译码算法中CRC检测的次数,降低整体漏检概率,提高了误码性能。仿真表明改进的算法提高了误码性能,译码复杂度也增加不大。     

LDPC码的译码算法研究

根据硬件实现的要求,文中研究了LPDC码的译码算法,提出了适合硬件实现的NormaIized Min-Sum译码算法的系数,并在此基础上对该算法的量化范围和量化方案的性能进行了仿真分析,仿真结果表明均匀量化比特5,6和7的选择对于误码性能影响不大,该算法大大降低了计算复杂度和硬件实现难度,具有很好的实用价值.     

LDPC码的一种改进的Min-Sum解码算法

本文在对LDPC码译码复杂度分析的基础上，对现有译码算法进行了基于计算机仿真的比较。对最小和译码算法提出了一种改进方法：量化的最小和算法，并进行了计算机仿真实验，实验结果表明，本方法在保持算法计算复杂度的前提下，误码率性能有了显著提高。     

适用于卫星通信的速率自适应型LDPC译码器设计

为满足卫星通信中多种速率数据自适应传输的需求,设计了一种速率自适应型低密度奇偶校验码(Low-Density Parity Check codes,LDPC)译码器。设计的译码器在实现修正最小和译码算法(Modified Min-Sum Algorithm,MMSA)基础上,通过对输入数据加填充帧和输出数据伴随有效性标记的方式,单一主时钟实现多种速率数据的译码运算,不需要时钟切换,简化了控制逻辑。测试结果表明,设计的译码器在误码率为1*10~(-7)量级有6.5 dB编码增益,且当译码速率不高于50 Mbps时具有速率自适应性。     

CCSDS标准LDPC部分并行译码器实现

针对CCSDS标准中近地通信的LDPC码,为了提高准循环低密度奇偶校验（QC-LDPC）译码器的吞吐率和资源利用率,设计实现了一种低复杂度高速并行译码器。译码器整体采用流水线结构,通过改进校验节点与变量节点的更新方式,在不增加运算复杂度的情况下使信息处理所消耗的时间更短,压缩单次迭代所需时间,提高了译码器的吞吐量。以现场可编程门阵列（FPGA）作为实现平台,仿真并实现了基于归一化最小和算法的（8176,7154） LDPC译码器。结果表明,当译码器工作频率为200 MHz、迭代次数为10次的情况下,译码吞吐量可达到160 Mbit/s,满足大多数场景的应用需求。     

准循环LDPC码的部分并行译码算法

IEEE802.16e标准定义的准循环低密度奇偶校验(LDPC)码是一种线性分组码。针对LDPC码校验矩阵的稀疏准循环特性,对基于部分并行结构的归一化最小和(NMS)译码算法进行了研究,给出了译码信息量化和信息交换的方法。通过数值仿真验证了译码算法在高斯信道中的译码性能,并利用现场可编程门阵列(FPGA)对该译码算法进行了实现。     

LDPC码的几种译码算法比较

信道编码的译码算法是决定编码性能和应用前景的1个重要因素,LDPC码成功的1个重要原因是它在译码算法上的优势。介绍了LDPC码常用的译码算法LogBP算法,然后由LogBP算法推导出它的近似算法———最小和译码算法,之后结合密度进化理论得到改进型的最小和译码算法。通过仿真比较了3种译码算法在AWGN信道上的误码性能和复杂度,表明改进型的最小和译码算法误码性能最好、复杂度适中,最适合硬件实现。     

LDPC译码方法研究及实现

本文主要研究了低密度校验码（LDPC码）的编译码方法及其硬件实现。在讨论几种主要的LDPC码的编译码方法的基础上，对LDPC译码错误产生原因进行了分析，提出了一种改进的置信传播译码算法——最小和算法，该算法在几乎没有增加运算复杂度的情况下，明显地提高了译码性能。同时，本文基于几何思想的LDPC码为例，提出了并串结合的FPGA实现方法，给出了仿真结果。     

基于改进最小和算法的LDPC解码器的优化

对一种基于改进最小和算法的LDPC解码器做了优化,分析了由于量化引起的误差在解码过程中的变化过程,给出了优化后解码器的一种硬件结构。并在一个码长为504,码率为1/2的低密度奇偶校验码上,对优化前、后两种结构进行了分析和仿真,证明新结构与旧结构相比,在相同误比特率下所需信噪比节省约0.05dB,相同信噪比下成功解码所需平均迭代次数减少约3%     

800Mbps准循环LDPC码译码器的FPGA实现

本文提出了一种适用于准循环低密度校验码的低复杂度的高并行度译码器架构。通常准循环低密度校验码不适于设计有效的高并行度高吞吐量译码器。我们通过利用准循环低密度校验码的奇偶校验矩阵的结构特点,将其转化为块准循环结构,从而能够并行化处理译码算法的行与列操作。使用这个架构,我们在Xilinx Virtex-5 LX330 FPGA上实现了(8176,7154)有限几何LDPC码的译码器,在15次迭代的条件下其译码吞吐量达到800Mbps。      

OFDM系统中基于定点DSP的LDPC译码器仿真与实现

对译码算法进行了简化，实现了基于TMS320C6416定点DSP的LDPC译码器，结果表明，使用简化算法能有效降低译码复杂度，降低成本。提高译码速度和数据吞吐率。     

DTMB标准中LDPC码的译码实现

提出了一种准循环低密度校验码的部分并行译码结构,按照该结构设计的译码器可兼容多种码率的准循环低密度校验码,同时适用于规则码和非规则码,因此只需设计1个译码器就可完成不同码率的准循环低密度校验码的译码.在Altera公司的StratixⅡ-EP2S90器件上实现了DTMB标准中3种准循环低密度校验码的译码器.FPGA实现结果表明,与传统的译码方案相比,该译码方案可节省大约45%的逻辑单元.     

基于原型图的低码率LDPC码最小和译码算法改进方案

低密度奇偶校验(LDPC)码的译码硬件实现方案大多采用计算复杂度较低的修正最小和(NMS)算法,然而对于低码率LDPC码,由于校验节点度数低,NMS算法的修正误差较大,导致其译码性能和标准的置信传播(BP)算法相比有较大差异。该文针对基于原图构造的一类低码率LDPC码,提出了在NMS迭代译码中结合震荡抵消(OSC)处理和多系数(MF)修正技术的方案。结合低码率原型图LDPC码行重分布差异较大的特点,MF修正算法可以有效地减少计算误差,从而改善译码性能。另外低码率原型图LDPC码的收敛较慢,而OSC处理则可以较好地抑制正反馈信息,进一步提高NMS算法的性能增益。仿真结果表明,对于此类低码率LDPC码, MF-OSC-NMS算法可以达到接近BP算法的性能。OSC处理和MF修正技术硬件实现简单,与NMS算法相比几乎没有增加计算复杂度,因此MF-OSC-NMS算法是译码算法复杂度和性能之间一个较好的折中处理方案。     

LDPC译码中新的有效校验节点更新方法

文中给出了各种最小和算法相关的LDPC码解码算法和它们的并行实现中校验节点更新的典型硬件结构。对于归一化MS的一个校验节点更新,如果当前行的权重是dc,则需要dc次乘,因此,如果dc很大,必然导致高的复杂度。提出一种新的校验节点更新方法,对于高速率LDPC码的归一化MS算法和匹配行重量的MS算法,能够明显减少比较/选择运算次数。仿真表明,Nor-MS算法和Rwm-MS算法的性能与Log-BP算法性能很相近,但复杂度大大降低。可见,Nor-MS算法和Rwm-MS算法也是LDPC码解码的一种很好的可选方法。     

基于WIMAX标准的LDPC译码器系统设计

本文在研究了LDPC码的基本译码算法的基础上,针对BP及其简化算法译码收敛慢的不足的缺点,提出了一种将TDMP算法和NMS算法相结合的TDMP-NMS算法作为WIMAX标准LDPC译码器的译码算法.该算法综合了TDMP算法译码收敛快和NMS算法在保证误码率性能的前提下校验节点处理简单的优点,最终实现了基于WIMAX标准的LDPC码译码器.     

一种新的LDPC译码算法及其硬件实现

介绍了LDPC编译码技术,提出了分层修正最小和算法并对该算法进行了定点仿真和硬件实现.仿真结果和硬件实现表明,该算法性能优良并能降低迭代次数以提高吞吐量.     

基于CCSDS 标准的高速LDPC 译码算法

简要介绍了准循环低密度奇偶校验（LDPC）码的重要性,对CCSDS 标准定义的LDPC 码进行了深入研究。针对LDPC 码的校验矩阵具有稀疏准循环特性,对归一化最小和译码算法进行了研究,给出了部分并行译码器的结构。通过数值仿真验证了译码算法在高斯白噪声条件下的译码性能。利用现场可编程逻辑器件（FPGA）对CCSDS 标准中定义的（5120,4096）码进行了实现。     

一种π-旋转LDPC码的Min-Sum译码算法

π-旋转LDPC码结构规则,存储量少,易于硬件实现。给出一种新的π-旋转LDPC码编码、解码方法。根据校验矩阵的半规则化结构,给出校验矩阵行索引和列索引矩阵的构造方法。基于这种索引矩阵,给出一种运算量较少的编码、Min-Sum译码算法。这种编译码方法甚至不需要构造真正的H矩阵。     

基于量化的LDPC译码算法的高效实现

论文提出了一种采用2维折线逼近的和积译码算法实现方案,避免了使用与量化比特数成指数关系增长的查找表,降低了译码器的存储器消耗。基于上述方案提出了一种次小值修正的最小和算法。该算法通过3个2维折线逼近对最小值进行修正,获得了逼近浮点和积算法的译码性能。算法的修正过程只包含简单的算术和逻辑运算,便于FPGA实现。     

基于整数运算的LDPC码最小和译码算法

对低密度奇偶校验码(LDPC)在高斯信道下的译码算法进行了深入研究,提出了一种基于整数运算的最小和译码算法.在该算法中所有变量都用固定长度的整数表示,因此非常便于硬件实现,其性能在信噪比大于3dB时,与高精度浮点数的和积译码算法相当;同时对最小和算法提出了一个修正因子,加上修正因子,其译码性能有进一步的提高,特别是在低信噪比下改善较大;另外还发现在高信噪比下,该算法具有更低的错误平层.