应用于OFDM系统中的高速FFT处理器设计

针对无线城域网中工作在2GHz~11GHz频带的IEEE802.16a标准,在实现其OFDM系统时提出一种高速而且经济的FFT处理器设计方案。设计中采用了Radix-4的频率抽取算法和并行的蝶型计算单元结构,而且将旋转因子预先存储在ROM中以提高处理器运行的速度。设计方案采用了单个蝶型运算单元以达到控制FFT处理器规模的目的。数据的输入与输出都共用一个存储器,这进一步节约了硬件资源损耗。     

高性能并行FFT处理器的设计与实现

提出一种高性能并行快速傅里叶变换(FFT)处理器的设计方案,采用4个蝶形单元进行并行处理,利用改进的无冲突操作数地址映射方式,保证每个周期同时读取和写入16个数据。给出该处理器的FPGA实现,性能评测结果表明,与其他FFT处理器相比,该并行FFT处理器的性能较优,能满足实际应用需求。     

一种适用于DVB-T系统的新型FFT处理器设计

针对地面数字视频广播(DVB-T)系统中高速FFT处理器的设计要求,提出了一种新的基16/8混合基算法及其实现结构。采用单个基16/8复用的蝶形运算单元顺序处理,并通过减少乘法器数目,有效降低了硬件消耗;运算单元内部采用“基4+基4/2”级联流水线方式,大大加快了运算速度;此外,应用对称乒乓RAM结构提高了蝶算单元的连续运算能力;并且使用改进的块浮点防溢出机制,以保证运算精度。仿真和实现结果表明该设计具有良好的性能,完全满足实际应用要求。     

LTE系统中转换预编码的设计及实现

在比较已有FFT实现方法的基础上,提出一种基于FPGA的通用FFT处理器的设计方案。这种FFT实现结构根据不同的输入数据长度动态配置成相应的处理器,可以支持多种基数为2、3、5的FFT计算,硬件资源得到了优化,处理速度及数据精度满足LTE系统中SC-FDMA基带信号的生成要求。     

高性能数字信号处理器的设计

本文完成了16位的数字信号处理器的设计，该数字信号处理器设计了针对信号处理的指令与体系结构，指令数为88条，综合后数字信号处理器的内核单元数为12799。十六位定点数字信号处理器为单发射系统，采用了多数据和地址总线设计，使四级流水在流水线的四个周期保持正常的数据流动，分散的寄存器形式结构，使多数指令在一周期内得到完成。数字信号处理器包含了中央算术逻辑单元、乘法器单元、移位器单元、排序器单元、辅助寄存器单元、中断单元的设计。在中央算术逻辑单元中，完成加／减运算以及逻辑运算，在进位链中采用了选择进位链，对数据溢出采用了饱和处理的方法；在乘法器单元中采用BOOTH算法和先进进位加法器相结合的单元设计；在排序器设计中，按照中断、指令第二指令字、累加器、堆栈等不同的程序排序源设计不同的通路，并按照ZLVC的条件，设计了条件转移指令；在辅助寄存器单元选择一条与正向进位相反方向的进位来实现FFT算法位反序要求；在中断单元中，采用二级中断，大堆栈保存地址，流水“冲刷”技术。     

OFDM系统中傅里叶变换的硬件实现方法

在宽带OFDM系统中,FFT处理器是一个重要组成部分。文章介绍了一种适合OFDM系统的高效FFT处理器的VLSI设计方法,针对高效的特点采用了改进的Radix-4DIT算法,乒乓RAM的设计思想,以及流水线结构。根据Radix-4算法的特点,在基4运算单元CU(Computing Unit)设计,存取地址混序,每级迭代控制,数据对齐等方面也有一些特点。文章针对256点,36bit位长,浮点复数进行FFT运算。目前,此FFT处理器已经通过了FPGA验证,处理能力为100MSPS。     

高性能基4快速傅里叶变换处理器的设计

研究并设计高性能基4快速傅里叶变换(FFT)处理器。采用基4算法、流水线结构的蝶形运算单元,提高了处理速度,使芯片能在更高的时钟频率上工作。运用溢出检测状态机对每个蝶形运算单元输出的数据进行块浮点检查,确保对溢出情况进行正确判断。验证与性能评估结果表明,该FFT处理器具有较高性能。     

高速FFT的蝶形单元和地址生成器优化

提出了FFT处理器的蝶形单元和地址发生器优化方案。通过改进Wallace树型加法器阵列结构,提高了蝶形单元乘法器的工作频率。提出了地址快速生成算法,该算法在快速产生地址的同时降低了读取旋转因子ROM的功耗。在Xilinx的Vertex-II系列FPGA上实现,该处理器可以稳定工作在150 MHz时钟下,速度满足设计指标。     

混合CORDIC在分裂基FFT中的应用

提出了一个基于CORDIC的分裂基FFT/IFFT处理器来计算2048/4096/8192点DFT。蝶形处理器的算术单元和旋转因子产生器采用CORDIC算法实现,所有的控制信号在片内产生。相比于存储旋转因子所需的ROM,CORDIC旋转因子所用ROM尺寸更小。与传统的FFT实现相比功耗减少了25%。     

基于FPGA的FFT处理器研究与设计

给出了一种基于GORDIC算法的FFT处理器的设计方案,可实现高速定点实时的FFT运算.该设计以基2时序抽取FFT算法为基础,采用流水线技术来提高整个系统的吞吐率,具有硬件结构简单,配置灵活,器件耦合性低,精度高,系统稳定的特点.该设计已在Ahera芯片EP2C35F672C6上进行了时序仿真,能够满足50MHz的系统时钟.