AVS中可变长解码器的硬件设计

AVS是我国自主制定的音视频编码技术标准。简要介绍AVS标准视频压缩部分的特点,重点研究AVS可变长熵解码的原理和技术方法并进行优化,主要采用并行解码结构以达到实时解码。在此基础上提出了一种针对AVS视频编码标准的变长码——指数哥伦布码解码的硬件设计结构,最后给出实现该硬件结构对应FPGA实验仿真结果。     

高效的H．264指数哥伦布解码器设计

H．264视频压缩标准凭借高压缩比和较好的图像质量，已经作为一种新型的标准被广泛接受。由于H.264的解码复杂度很高，软件实现难以满足实时性的要求，所以需要采用硬件解码。本文提出了一种针对H．264视频编码标准的可变长指数哥伦布码解码的硬件设计结构，给出了一种系统解码时间消耗与系统资源占用较少的硬件设计方案，最后给出了设计最终的仿真以及后端设计的结果。     

AVS熵解码与DSP实现

阐述了AVS标准的进展情况及AVS标准的特点,重点介绍了AVS熵解码的原理和采用Equator公司MAP-CABSP-15处理器中的协处理器(Vlx)实现AVS熵解码的方法.     

AVS运动补偿模块的一种硬件优化设计

根据AVS标准中的插值算法特点提出了一种用于AVS解码芯片的运动补偿硬件模块设计方案.该设计对AVS标准定义的多种插值模式进行了合理优化和复用,有效节省了硬件资源.同时,提出了一种按照宏块划分类型获取参考数据的方法,减小了数据读取带宽,提高了存储器读取效率.综合仿真结果表明,该设计占用资源少,达到了实时解码的需求.     

基于FPGA的AVS视频解码帧内预测的设计和实现

根据AVS标准中帧内预测的算法,运用流水线设计方法,并合理安排缓冲存储器空间,利用FPGA实现了帧内预测系统;然后将该设计的ModelSim仿真结果与参考软件的解码输出进行了比较,结果表明本设计能够较好地完成帧内解码算法,方便地嵌入到整体AVS解码系统中。     

AVS101高清解码芯片在京通过鉴定

3月2日，AVS101高清解码芯片科技成果鉴定会在北京召开。本次会议由北京市科学技术委员会主持，鉴定委员会听取了各相关报告后，经认真评议宣布AVS101高清解码芯片顺利通过鉴定，这标志着我国在高清晰度编解码标准和芯片实现方面均站到了世界最前列。AVS101高清解码芯片的设计与实现，是国家发展与改革委员会“数字音视频编解码技术标准AVS研究开发与测试验证”重大专项支持的重要内容。     

基于AVS解码芯片DS1000的IPTV机顶盒设计

介绍了一种基于AVS解码芯片DSl000的IPIV机顶盒的设计和实现.硬件方面结合Broadeom公司IPTV专用处理器进行音频解码和电视信号的输出处理.软件方面采用嵌入式Linux操作系统.底层采用基于字符设备的驱动支持,遵循DS1000的解码处理流程可以高效流畅地的实现AVS流媒体的直播解码和良好的用户界面.     

AVS视频硬件解码器运动补偿单元的设计

本文基于音视频编解码标准AVS运动补偿部分算法。提出了一种高效的硬件结构。该设计以8×8块为基本运算单元,由运动向量MV计算、参考像素读取及像素插值3级流水线结构组成,并采用VerilogHDL语言完成了硬件设计,实验数据表明本设计能够完全满足AVS高清视频实时解码的要求。     

桶形移位器在AVS熵解码器中的应用及仿真

AVS视频解码器作为一种媒体解码器,对实时性有较高的要求,这就要求解码器有较快的解码速度.针对这一技术需要,在AVS熵解码器的设计中,提出了一种用于码流截取的桶形移位器的设计方案.采用Verilog HDL语言进行设计和仿真,实现了码流的正确截取.本设计方案通过采用累加器和移位器的组合来实现数据传输,考虑了解码时延不同...     

基于ARM ESL的AVS亮度插值的软硬件协同的研究

提出一种基于ARM ESL平台的软硬件协同的设计方法,并进行了整个AVS解码系统的设计和仿真验证.在具体的软硬件划分中,通过采用硬件加速AVS亮度插值模块,合并了二分与四分之一亮度插值的软件算法, 并用DMA控制器改进插值的硬件结构,从而改善了系统的整体性能.实验中比较十帧720x576的AVS解码图像在原始纯软件环境,同软硬件协同系统的仿真结果.仿真结果说明新的AVS解码系统的体系结构提高了AVS解码系统的整体性能,为AVS系统的软硬件协同设计提供了有益的参照.     

编解码器核心企业产业化进展

联合信源数字音视频技术（北京）有限公司作为AVS标准的主要研究机构、AVS核心产品的开发单位，截至今日，联合信源公司已推出了基于AVS标准的Powercoder系列编码器、Easyview系列解码应用方案，以及编码软件、解码卡、解码芯片。     

展讯通信：高清AVS／MPEG-2系统级解码核芯片SV6111

展讯通信公司将于CCBN 2008推出高清AVS／MPEG-2系统级解码核芯片SV6111。 该芯片是一款先进的基于AVS标准和MPEG-2标准的机顶盒系统级解码芯片,主要应用于网络电视、有线数字电视、卫星数字电视和地面传输数字电视等多媒体领域。它支持AVS标准和MPEG-2标准的高清（HD）和标清（SD）的视频解码,同时支持多种流行的音频标准（如MPEG-1 Layer Ⅰ＆Ⅱ＆Ⅲ,AC3,AVS等）的音频解码。     

AVS播放器的设计与实现

介绍了我国数字音视频编解码技术标准AVS的发展现状,设计了AVS播放器,实现了流媒体的解复用、解码和播放,并达到了跨平台的效果,采用VC 实现了播放器的编码和调试.     

多标准宏块预测与边界强度计算的VLSI架构及应用

提出一种支持H.264 High Profile 4.1和AVS JiZhun Profile 6.0的多标准宏块预测与边界滤波强度计算的VLSI架构,该架构根据解码器的算法特点,实现了H.264和AVS标准中控制占优的帧内模式预测、帧间运动矢量预测以及边界滤波强度计算算法,能应用于当前的可重构多媒体系统.对该架构进行实现后,采用TSMC 65nm工艺综合,工作频率可达到312 MHz,解码一个H.264和AVS宏块最大分别消耗351和189个时钟周期,能够满足H.264和AVS高清(1080p)实时处理的需求.     

AVS视频解码器的PC实现

本文主要介绍了AVS视频解码的关键技术及解码原理。针对AVS视频解码器开源代码RM52J_r1解码效率相对低下的问题,根据该开源代码设计了新的AVS解码器。实验结果表明,在保证解码质量的前提下,解码速度有了很大的提高,基本上能达到实时解码的要求。     

基于众核处理器的AVS并行解码器的设计与实现

众核处理器的并行计算为AVS并行解码器的实现提供了基础,提出了一种功能并行和数据并行混合的并行设计方案,该方案采用了帧间和宏块行的两级并行。使用Tilera推出的Tile-Gx36众核处理器,同时利用该处理器提供的SIMD指令集进行了反量化、反变换、插值等模块的优化。实验结果表明该设计具有良好的并行加速比,可以在6个核的条件下完成1路AVS高清实时解码。     

基于软硬件协同的AAC和AVS音频可重构解码器

在分析AAC和AVS音频特点的基础上提出了1种软硬件协同的AAC和AVS音频可重构解码器设计方案,这种方案能以很少资源以及较低的运行频率来实现2种压缩标准的解码。     

适用于AVS的自适应环路滤波器硬件设计

设计了一种适合于AVS的自适应环路滤波器,由于计算复杂度高的特点,采用并行加流水的方法实现自适应环路滤波的硬件设计,达到了实时解码的要求.采用Verilog语言进行设计、仿真,通过FPGA验证.用0.18μmCMOS工艺库综合,电路规模为3万门左右,最高频率能够达到140MHz,可实时解码720p/1080i高清AVS码流.     

基于Tilera众核处理器的AVS并行解码器的设计与实现

众核处理器的并行计算为AVS并行解码器的实现提供了基础,本文提出了一种功能并行和数据并行混合的并行设计方案,该方案采用了帧间和宏块行的两级并行。本文使用的是Tilera推出的Tile-Gx36众核处理器,同时利用该处理器提供的SIMD指令集进行了反量化、反变换、插值等模块的优化。实验结果表明该设计具有良好的并行加速比,可以在6个核的条件下完成1路AVS高清实时解码。     

基于FPGA的MPEG-4可变长解码器设计

本文讨论了一种高吞吐量流水方式构建的MPEG-4可变长解码器的设计与仿真结果。在这种解码器中，我们采用了基于PLA的并行解码算法，这种算法能够实现每个时钟解码一个码字。同时，为了提高解码的效率，降低操作的延迟，我们在设计中还引入了流水线操作方式、码表分割等技术，这些技术有利于并行操作的实现。在文章的最后一部分，我们给出了FPGA的仿真结果，结果显示这种结构的解码器完全能够满足MPEG-4的可变长数据的解码需求。