基于FPGA的DDR SDRAM测试平台设计

DDR SDRAM是FPGA板卡中的重要组成部分,其可靠性与带宽决定了设备能否正常工作;为了测试DDR SDRAM的性能是否符合预期,开发了一种基于FPGA的DDR SDRAM测试平台;平台包含一个基于DDR SDRAM控制器的测试器IP核,具有数据校验、带宽测量的功能;编写了控制测试器IP核的Tcl脚本,用于配置测试参数、控制测试流程与读取测试结果;在Python语言下使用PyQt5开发库设计了图形界面程序,能够根据用户操作生成并执行对应的Tcl脚本;最终实现了一个操作简单、测试流程可配置、自动输出测试结果的DDR SDRAM测试平台;测试结果表明,测试平台能够正确地进行DDR SDRAM测试并输出统计结果;对比MIG的示例工程,测试平台额外增加了带宽测试、结果统计、循环测试等功能,且使用的FPGA资源下降了30%,测试用时缩短了70%以上。     

通用FPGA算法测试平台

基于FPGA实现的通信系统需要进行大规模的数据测试,为缩短FPGA的设计周期以及降低大数据量测试带来的复杂性,基于DSP处理器建立了一个通用FPGA测试平台。采用此平台可以对FPGA上不同功能的算法进行功能、可靠性的测试,解决了传统FPGA测试方法难以进行大数据量、长时间测试的问题。该平台易于扩展,可以直接应用于多种通信系统的硬件实现。     

FPGA测试研究

文章针对FPGA的用户级ATE测试进行简要分析,对实现过程的部分关键之处提出自己的见解。从可实现性和资源测试覆盖率两方面着手,对FPGA内部部分资源的测试方法进行简要介绍,其测试的主要目的是使得FPGA芯片在用户采购后得到适当的检验和测试。     

基于黑盒的FPGA功能测试

本文运用黑盒测试的基本理论，提出了FPGA逻辑设计的测试模型，分析了FPGA逻辑设计的基本方法和步骤．最后结合一个实际项目说明了FPGA逻辑设计的测试验证过程。     

FPGA的测试

随着ＦＰＧＡ的发展,测试ＦＰＧＡ的技术也得到了相应的发展,出现了不少有关ＦＰＧＡ的测试方面的文献,有些讨论逻辑资源的测试,也有一些讨论连续资源测试。     

基于FPGA可扩展的Mapreduce架构设计与实现

在基于机群的Mapreduce架构模型基础上,提出了一种基于CPU和FPGA环境、可扩展的Mapreduce架构。通过网络连接和驱动模块,实现了计算机软件与可编程硬件之间的通信,其中,CPU主机主要完成于文件系统的通行,将复杂耗时的运算过程转移到FPGA平台中处理,并引入内部流水线处理过程,大幅度加速了系统运算过程。同时,该架构可将更多的任务扩展到多个FPGA平台,弥补了器件内部存储资源的局限性,提高了系统的性能。此外,软硬件之间的命令、状态等信息交互为管理在FPGA中扩展任务提供了有效途径。实验证明,此架构在大幅提高运算速度的同时,提供了较好的底层设备可扩展性和管理的灵活性。     

分布式测试平台的应用研究

介绍了以DNA.NET框架为基础，采用软件体系架构技术和最新的组件技术CLR(common language runtime)开发的分布式测试系统平台，该平台具有可扩展性、互操作性、重构、跨平台、多语言集成等特点，大大提高了分布式测试系统的软件开发效率。并通过实验初步验证了该平台的优越性、可行性。     

基于VME的星载上行数据处理模块测试平台的设计与实现

介绍了VME总线的特点及系统结构,给出了设计基于VME总线的星载上行数据处理模块测试平台的一些关键技术,并提出了一种围绕FPGA芯片设计VME总线从设备接口的技术。     

基于单片机及FPGA的时统测试系统设计与实现

针对目前时统设备的广泛应用而缺少专用测试设备的问题,研制出基于单片机及FPGA的时统测试系统。时统测试系统使用AT89C52单片机程序完成控制与通讯功能,使用Cyclone II的EP2C5Q208I8N FPGA完成时统信号的精确产生与测量,实现了对被测时统设备输入功能的测试及输出脉冲频率的精确测量。该测试系统结构小巧、测试通道多,能够灵活方便地对多台时统设备进行功能性能测试。该系统运行准确、稳定、可靠。     

Xilinx XC4000系列FPGA自动测试平台搭建

随着FPGA的发展,FPGA测试技术也得到了相应的发展。因为FPGA的结构和传统专用集成电路(ASIC)有着本质的区别,在FPGA中不能形成可测性设计电路,但它的可编程能力决定了其测试电路可以通过编程的方法来实现。本文讨论了Xilinx XC4000系列FPGA中CLB资源和互连资源的自动测试方法。而且提出了一种新的测试资源坐标定位方法,使得由软件仿真向器件真实测试取得了突破。并搭建了硬件测试平台。     

ARM+FPGA的双模导航接收机硬件平台设计

卫星导航系统能够为广大用户提供全天时、全天候、高精度的导航、定位和授时服务.本文介绍一种基于ARM+FPGA架构的GPS/BDS双模导航接收机的设计方法.该设计分为3部分:射频部分电路设计、FPGA部分电路设计和ARM电路设计.其中,射频部分主要完成GPS/L1频点、BD2/B1以及B3频点卫星信号的下变频及采样.FPGA部分做信号处理,ARM负责信息处理.经过测试,此设计是可行的,能够达到导航接收机对于定位和授时精度的要求.     

基于FPGA的DES掩码算法硬件设计与实现

随着FPGA芯片在安全领域上的广泛应用,有关FPGA密码芯片的抗DPA研究也越来越受关注,但目前的研究成果大多针对智能卡的安全防护.针对功耗分析技术的特点及关键技术,特别是DPA技术进行研究,提出了具体的改进防御方法.使用硬件描述语言VHDL在现场町编程门阵列(FPCA)上实现具备加密/解密功能的DES核,采用掩码方法对DES硬件结构进行改进,通过仿真和实验进行功能验证,改进的加密算法结构性能符合要求,在理论上具有抗DPA攻击的能力.     

基于FPGA的类脑计算平台通用系统架构设计

目前,类脑计算所面临的最具挑战性的问题之一是如何高性能且低功耗地进行大规模类脑仿真。本文选用应用生态完整、支持大规模仿真的NEST类脑仿真器,针对NEST类脑仿真器可移植性差、仿真速度慢等问题,设计了一种ARM+FPGA的类脑计算平台的通用性系统架构。本设计采用硬件加速神经元计算模块、通用数据传输接口设计、软硬件协同设计等方法提升了NEST类脑仿真器的性能。在3款类脑计算平台上证明了该架构的可行性,为类脑计算平台提供了一种通用解决方案。     

基于DSP+FPGA架构的嵌入式运动控制平台设计

针对一体化转台控制所需的运动位置的高速采集与实时显示、多工作模式的运动轨迹和位置的实时控制以及远程控制的通信等要求,设计了一种基于DSP和FPGA的嵌入式运动控制平台.所设计的系统充分利用具有丰富外设资源和浮点运算能力的高性能DSP芯片作为主控制单元,并采用FPGA芯片Nios内核为协处理器实现良好的人机交互控制.实验结果表明,该系统具有高集成度、稳定等特点,已成功应用于一体化转台控制系统.     

"VXI总线测试软件平台”主框架的设计

利用面向对象的编程方法（OOP）和C＋＋封装（Encapsulation）、继续（Inheritance）和多态性（Polymorphism）来建立功能完善的控件基类。实现控件各种属性设置、用户测试程序的序列化存储、控件的数据流和控制流的分离;利用连线实现数据驱动和控制驱动;VXI总线测试软件平台运行机制是利用Windows的消息驱动和支持多线程机制来实现用户测试软件的执行和调试。     

信息安全SOPC硬件平台的架构设计

平台化设计已经成为国际上渐趋流行的设计理念,SOPC给用户提供了一个最为灵活的设计平台。本文针对SOPC的特点进行信息安全平台设计,分析了信息安全平台的需求,总结其设计应遵循的原则;在此基础上提出一个信息安全SOPC硬件平台架构模型,并专门针对NiosII进行了详细设计。最后针对平台设计中的MCU、总线设计等关键问题提出了相应的解决方案。     

CPU/FPGA混合架构上的硬件线程加速方法

CPU/FPGA混合架构是可重构计算的普遍结构,为了简化混合架构上FPGA的使用,提出了一种硬件线程方法,并设计了硬件线程的执行机制,以硬件线程的方式使用可重构资源.同时,软硬件线程可以通过共享数据存储方式进行多线程并行执行,将程序中计算密集部分以FPGA上的硬件线程方式执行,而控制密集部分则以CPU上的软件线程方式执行.在Simics仿真软件模拟的混合架构平台上,对DES,MD5SUM和归并排序算法进行软硬件多线程改造后的实验结果表明,平均执行加速比达到了2.30,有效地发挥了CPU/FPGA混合架构的计算性能.     

基于FPGA的网络应用硬件开发平台的实现

本文介绍了基于FPGA和MPC860架构的网络应用硬件开发平台的设计原理及具体实现，讨论了其优于网络处理器的性能特点，给出了利用该平台进行网络应用开发的实例，并介绍了其在网络课程教学中的重要应用。     

基于嵌入式系统的检测平台硬件设计

电台的备件检测是备件保养的一个难题,本文提出了一种以ARM和UC/OS-Ⅱ为开发平台,以MiniGUI为图形界面的备件检测平台的设计方案.首先分析了备件检测的重要性,然后重点设计了备件检测平台的总体框架,描述了其各组成模块及其实现的功能,最后通过硬件和软件设计实现了备件检测平台.     

集成电路综合自动测试系统硬件平台设计

针对当前国内集成电路产业快速发展的现状,通过分析集成电路测试需求,研制了国产超大规模集成电路综合自动测试系统硬件平台。首先设计了基于PXIe总线的硬件平台总体架构方案,其次研制了包含数字测试模块等高性能PXIe测试仪器,进一步构建了测试头等分系统并完成系统集成。采用高性能外部仪器和自检校准分系统,对硬件平台进行了指标测试。基于BM3110MPB开展了测试验证。验证结果表明,硬件平台数字测试单通道最高测试速率为1600Mbps、DPS可实现最大输出电压12V、最大输出电流800mA,具备连接性测试、功能测试、直流参数与交流参数测试等功能。该硬件平台未来可有效满足国产超大规模集成电路测试需要。