基于Goldschmidt算法的高性能双精度浮点除法器设计

针对双精度浮点除法通常运算过程复杂、延时较大这一问题,提出一种基于Goldschmidt算法设计支持IEEE-754标准的高性能双精度浮点除法器方法。首先,分析Goldschmidt算法运算除法的过程以及迭代运算产生的误差;然后,提出了控制误差的方法;其次,采用了较节约面积的双查找表法确定迭代初值,迭代单元采用并行乘法器结构以提高迭代速度;最后,合理划分流水站,控制迭代过程使浮点除法可以流水执行,从而进一步提高除法器运算速率。实验结果表明,在40 nm工艺下,双精度浮点除法器采用14位迭代初值流水结构,其综合cell面积为84902.2618 μm²,运行频率可达2.2 GHz;相比采用8位迭代初值流水结构运算速度提高了32.73%,面积增加了5.05%;计算一条双精度浮点除法的延迟为12个时钟周期,流水执行时,单条除法平均延迟为3个时钟周期,与其他处理器中基于SRT算法实现的双精度浮点除法器相比,数据吞吐率提高了3~7倍;与其他处理器中基于Goldschmidt算法实现的双精度浮点除法器相比,数据吞吐率提高了2~3倍。     

单双精度浮点除法器的实现

通过对除法算法的研究,采用三级流水并精选SRT的冗余区域,在不减少运算精度的条件下,简化硬件设计,用硬件描述语言(Verilog)实现了单精度和双精度浮点数除法运算模块,并使用随机测试矢量对除法器进行验证,结果与参考机比较误差不超过2-64.如果采用SMIC 0.18μm CMOS工艺库实现该设计,该除法单元在占用芯片面积为168173μm2的情况下工作频率可达约455MHz.     

基于SRT算法的单精度浮点除法器

采用VHDL语言,在FPGA上实现了单精度浮点除法器的设计,通过采用SRT算法、SD表示法、常数比较法以及飞速转换法,进一步提高电路的运算速度。使用NC-sim和Maxplus2仿真软件进行前仿真和后仿真,使用Synplify进行逻辑综合,采用EPF10K40RC208-3芯片,对除法器进行了仿真。     

一种减小SRT浮点算法时延的优化方法

基于传统SRT除法算法的实现，提出了一种并行度更大的优化方法，即让传统SRT结构中组成商选择的相对独立两部分(包括计算选择函数表输入值和查找选择函数表)并行执行，从而缩短整体设计的时延．针对SRT算法基数为4，基数为8，基数为16的不同情况，使用Vetilog硬件描述语言分别设计传统结构和相应的优化结构，然后通过Design Compiler综合工具(采用．18标准单元库)得出时延和面积．实验结果表明，对于基数4的SRT算法，优化结构比传统结构时延大约能减小13．30％(减小的时延大约0．27ns)，面积增加了5．02％；对于基数8的SRT算法，时延大约能减小22．31％(减小的时延大约为0．54ns)，面积增加了31．94％；而对于基数16的SRT算法，时延大约能减小12．41％(减小的时延大约为0．33ns)，但面积增加了259．59％．     

三值光学计算机中并行MSD整数除法器的设计与实现

除法运算是基本四则运算之一,如何进行快速除法一直是电子计算机、嵌入式系统和其他新型计算系统广受关注的问题.充分发挥三值光学处理器位数众多、运算功能可重构、按位可分配等优势,设计出高效并行MSD(modified signed digit)数除法器对提高大数据除法的运算效率、促进三值光学计算机(ternary optic...     

SRT除法器及其算法的研究

给出了一种新型的SRT除法器的实现,对其实现的构架和相应算法的实现过程进行了全面的描述.这种新的除法器算法在保持精度的条件下使用较小的资源;可以实现8位、16位、32位等更高位的除法运算,提高运算速度,较其它算法有更快和位数可调的优点.     

扩展双精度浮点并行计算:MPI方法

双精度浮点并行计算将不能满足高性能计算领域对计算精度的要求,但是目前还没有高性能的超双精度并行计算的解决方法。基于并行编程语言MPI,本文提出了扩展双精度浮点的并行计算实现方法,并且使用精度敏感的圆周率计算BBP算法验证了该方法的正确性和性能。     

一种基于SRT-8算法的SIMD浮点除法器的设计与实现

在科学计算、数字信号处理、通信和图像处理等应用中,除法运算是常用的基本操作之一。基于SRT 8除法算法,设计一个SIMD结构的IEEE 754标准浮点除法器,在同一硬件平台上能够实现双精度浮点除法和两个并行的单精度浮点除法。通过优化SRT 8迭代除法结构,提出商选择和余数加法的并行处理,并采用商数字存储技术降低迭代除法的计算延时,提高频率。同时,采用复用策略减少硬件资源开销,节省面积。实验表明,在40nm工艺下,本设计综合cell面积为18601.9681 μm2,运行频率可达2.5GHz,相对传统的SRT 8实现关键延迟减少了23.81%。     

高性能浮点除法和开方的设计与实现

在基于现场可编程门阵列（FPGA）的设计中,低延时、高吞吐量、小面积是3个主要考虑因素。针对以上因素,提出不同基数SRT浮点除法和开方算法,设计基于Virtex—IIproFPGA的可变位宽浮点除法和开方的3种实现方案,包括小面积的迭代实现、低延时的阵列实现和高吞吐量的流水实现。实验结果表明,对于浮点除法和开方算法的流水实现,在综合面积符合要求的基础上,实现频率最高分别可达到180MHz和200MHz以上,证明了该实现方案的有效I陛。     

基于FPGA的除法器设计

除法器是数字信号处理领域中最基本也是最复杂的运算单元。目前除法器的设计多采用迭代算法实现,实时性很差。为了提高除法器的实时性,文章基于线性逼近算法和ROM查找表相结合的方式,提出一种数字复数除法器的实现方法。相对于传统的数字除法器,它不但资源少,计算速度快,而且还可以根据修改ROM的数值精度来满足不同的性能要求,灵活性很高,在数字信号处理领域有广泛的应用和推广价值。     

基于VHDL的浮点算法研究

浮点运算是数字信号处理中最基本的运算,但因为现行EDA软件没有提供浮点运算功能,使其在FPGA中的实现却是个棘手问题.文中提出了一种基于VHDL的高精度浮点算法,并以9位实序列为例,通过浮点数表示、对阶操作、尾数运算以及规格化处理等步骤高效并准确地实现浮点加/减法、乘法、除法以及平方根等运算,最后在FPGA中下载并实现了上述浮点运算,并给出测试结果.测试数据表明:所设计的浮点算法在其浮点数位宽所对应的精度范围内,可以在FPGA上成功地实现包含加、减、乘、除及求平方根等各种浮点运算.     

大尺度空间场景可视化中浮点精度问题研究

在具有极大数值范围的空间场景中实现可视化时,为避免图形处理器以32 bit单精度浮点表示所产生的“Wobbling”、“Pieces”等现象,提出分组分次绘制的解决方法.针对上述现象产生的原因,将场景中的对象分为大实体和小实体,根据空间场景的特征和对象之间的关系将场景中的对象分组,设计组内对象的绘制方法.实验结果表明,...     

基于HEC-GEOHMS的青山河子流域划分研究

以青山河流域作为研究区域,通过采用ArcGIS结合地理空间水文模型扩展(HEC-GeoHMS)模块,对青山河流域数字高程模型(DEM)数据进行分析,生成数字水系,划分提取子流域。运用AutoCAD根据划分边界在万分之一地形图上量测流域特征值,计算提取成果与量测值相对误差,结果表明,相对误差值在模型计算允许范围以内,结果基本可靠,符合模型计算要求。同时通过统计分析,得出相对误差与流域地形坡度存在一定相关性的结论。通过研究可以确定,相比传统的手工量测,采用HEC-GeoHMS模块,可以使子流域提取与数字水系生成在保证精度的前提下变得更加高效与便捷,并可以为HEC-HMS模型的计算提供数据基础。     

基于FPGA的快速除法算法设计与实现

介绍了一种新的除法算法,该算法是利用Taylor展开公式的近似,采用两次乘法操作和一张较小的查找表.整个算法采用verilog语言描叙,设计灵活、实现简单.仿真结果表明该算法具备较高的精度与较快的运算速度.     

定点DSP实现扩展精度的自适应滤波器的研究

在数字信号处理中,自适应滤波器是一项非常重要的技术,本文在介绍自适应滤波器基本原理的基础上,给出了TMS320C54乘法精度扩展的方法,并以此研究了定点DSP实现扩展精度乘法的自适应滤波器的方法.     

三维激光HDS3000扫描仪点位精度分析与研究

在不同的实验条件下对三维激光扫描仪的点位精度进行分析研究,结果表明扫描距离误差随距离的增加而增大,角度、反射面和环境因素不是点位中误差的主要来源,点位中误差主要由仪器本身引起。     

Scaling multiple addition and prefix sums on the reconfigurable mesh

Multiple addition is the problem of adding Nb-bit integers. Prefix sums and multiple addition play fundamental roles in many algorithms, particularly on the reconfigurable mesh (R-Mesh). Scaling algorithms on the R-Mesh to run with the same or increased efficiency on fewer processors is a challenging and important proposition. In this paper, we present algorithms that scale with increasing efficiency for multiple addition, prefix sums, and matrix-vector multiplication. Along the way, we obtain an improved multiple addition algorithm.     

关系代数中除法运算的教学探讨

从关系代数中除法运算的定义出发,以实例分析和图表表示为工具,通过类比整数的除法运算阐明关系除法运算的本质含义,并给出关系代数中除法运算的基本运算表达式。解决以往除法运算的抽象定义难以被学生理解的不足,促进学生对知识点的透彻理解,取得较好的教学效果。     

DLX处理器浮点数流水线性能的研究

DLX虚拟微处理机提供了一个基于PC机的研究平台，研究者可以在PC机上模拟新的处理机技术。该文先介绍DLX微处理机针对流水线处理的结构调整和流水线面临的问题，然后结合实例，介绍了对DLX浮点数流水线性能的分析研究。