低功耗DDR2动态存储控制器

PrimeCell低功耗DDR2（LPDDR2）动态存储控制器PL342为LPDDR2存储系统提供高性能接口，提供比LPDDR存储系统高两倍以上的带宽，并提供比标准DDR2存储器高得多的功耗效率。     

Semtech存储器电源控制器

Semtech公司推出SCl486A，一款双器件、同步DDR和DDR2补偿(buck)电源控制器，应用领域包括笔记本、书写板式PC以及嵌入式应用。这一经过升级的版本为那些采用DDR2存储或希望转向DDR2存储、而不希望对电路板作出太大改动的设计者提供的一种电源选择方案。     

Cadence宣布业内首个DDR4 Design IP解决方案在28纳米级芯片上得到验证

Cadence公司日前宣布,Cadence DDR4S DRAM PHY和存储控制器Design IP的首批产品在TSMC的28HPM和28HP技术工艺上通过硅验证。为了扩大在动态随机存取存储器(DRAM)接口IP技术上的领先地位,Cadence在DDR4标准高级草案的基础上,承担并定制了多款28纳米级晶片DDR PHY和控制器的IP。     

基于FPGA的DDR2_SDRAM控制器用户接口设计

基于对高带宽数据高速存储的项目需要,选择大容量、成本低、读写速度快的DDR2-SDRAM作为本地存储器,在Stratix系列FPGA开发板上借助硬件描述语言设计了一套控制器用户接口设计方案.该方案基于Synopsys公司出产的DDR2-SDRAM控制器IP核,利用设计的桥接模块用于桥接时序不同的Altera公司提供的硬...     

Digii.MX53：高端网络连接模块 ConnectCore解决方案

飞思卡尔公司的i.MX53xD多媒体应用处理器是基于ARM Cortex-A8内核,工作频率高达1.2GHz,提供DDR2/LVDDR2-800.LPDDR2-800或DDR3-800 DRAM存储器,以及外设如WLAN、蓝业、GPS、硬驱、照相传感器和双显示器。主要应用在平板电脑、智能设备、媒体电话、互联网监视器、高端移动设备（MID）、HD视频功能的高端多媒体播放器以及PND等。     

基才FPGA的DDR2 SDRAM存储器用户接口设计

使用功能强大的FPGA来实现一种DDR2SDRAM存储器的用户接口。该用户接口是基于XILINX公司出产的DDR2SDRAM的存储控制器．由于该公司出产的这种存储控制器具有很高的效率,使用也很广泛,可知本设计具有很大的使用前景。本设计通过采用多路高速率数据读写操作仿真验证,可知其完全可以满足时序要求,由综合结果可知其使用逻辑资源很少,运行速率很高,基本可以满足所有设计需要。     

SPEAr320:工厂自动化嵌入式开发方案

ST公司的SPEAr320是具有ARM926内核的嵌入MPU,适合用于工厂自动化和消费类电子产品。ARM926EJ-S处理器工作频率达333MHz,具有高性能的8路DMA,32kB ROM和8kB SRAM,LPDDR-333/DDR2-666外接存储器接口,     

IDT为新兴数字家庭网络再添新宠——RC32434 Interprise集成通信处理器

IDT针对新兴数字家庭网络推出RC32434Interprise集成通信处理器,广泛适用于媒体服务器和媒体适配器等多媒体应用,以及IP网络应用领域。这种MIPS处理器带片上以太网MAC、PCI优化和DDR存储器支持,多种功能的集成为采用新平台提供更大的灵活性。IDT RC32434具有业界性能最高的32位MIPS 4KcCPU,工作频率高达400MHz,PCI集成接口可与802.11a/b/g 和串行ATA等先进外围设备连接。并配备支持16位宽存储功能的DDR存储控制器、32位2.2版本PCI控制器和专用本地存储输入/输出控制器。集成的NVRAM和鉴权单元 (AU) 可提供更高的安全…     

恒忆推出低功耗DDR接口非挥发性RAM产品

恒忆(Numonyx)日前宣布推出VelocityLPTMNV-RAM产品系列,此系列是业界最快速的低功耗双倍数据传输速率(LPDDR)非挥发性存储器,不但可以给手机和消费性电子产品厂商提供更高的存储性能,而且比目前其他解决方案价格更     

存储技术

Stratix Ⅲ DDR3存储器接口速率超过1067Mbps；PMC-Sierra推出光纤通道控制器PM8032 Tachyon QE8；     

Infineon以领先技术推动DDR2成为DRAM市场主流

2004年4月15日～16日,在北京举办的英特尔信息技术峰会上,英飞凌科技向中国用户推广DDR2理念。利用该峰会的平台,英飞凌向业内人士展示了领先的技术和解决方案,并宣布其在2004年利用成熟而稳定的技术,以有效成本向DDR2标准演进的计划。DDR2采用双速率技术,具有高性能和低功耗特点。它在DRAM存储核心和数据输入/输出方面将电压降低到1.8V,在同样工作频率下,极大地降低功耗,因无须考虑热限制,DDR2为更高频率提供了空间。DDR2器件和DIMM模块的频率包括200MHz(DDR2-400)和266MHz(DDR2-533),不久将提升到333MHz(DDR2-667)甚至400…     

存储器类型综述及DDR接口设计的实现(下)

用FPGA器件实现DDR存储器接口现在我们已经详细说明了一个典型的DDR接口的要求,我们能够转而在一个FPGA中实现这一DDR存储器接口了。存储器读的实现在这里我们将检查一下设计一个读接口要遇到的挑战以及可获取的解决方案。在存储器读时FPGA遇到的挑战:1.DQS-DQ的对齐-在狭窄的数据有效窗口中,DQS必须重新对齐(移相90度)来捕捉数据。系统歪斜和多个DQ线之间的歪斜必须得到处理。2.数据多路合成和多路分解-在读期间,DDR输入数据必须多路分解成两个SDR流。时钟域转换-数据经多路分解后,它必须和一个公共时钟边沿对齐,然后和一个…     

可编程器件

能在引擎盖下应用的FPGA；提供DDR2接口的低成本FPGA；USB2．0器件控制器解决方案；     

72Mb高性能SRAM

CX92735包括一个集成了矢量浮点单元的ARM9处理器和一个专用图像处理器,可以同时处理流媒体内容。高速双数据速率存储（DDR2）接口和大型数据缓存进一步提高了处理性能。CX92735符合业界标准的视频、音频格式,如MPEG-4、MT3等。     

产品推介

嵌入式Altera发售具340K逻辑单元的FPGAAltera公司开始提供Altera 65-nm Stratix III EP3SL340FPGA,具有340K逻辑单元(LE)容量,支持DDR3存储器,接口速率超过1067Mbps,功耗低,适用于通信、计算机、存储以及军事和航空航天等领域。现面向客户批量发售。     

i.MX 6 SoloLite：SABRE汽车娱乐解决方案

飞思卡尔公司的i.MX 6 SoloLite是用于消费类电子的多媒体应用处理器,它采用单个ARM Cortex-A9MPCore多核处理器,工作频率高达1GHz,集成了2D图像处理器和电源管理,提供32位DDR3-800存储器接口以及连接外设的接口如WLAN、蓝牙、GPS、硬盘驱动、显示器和照相机传感器等。主要应用在汽车、娱乐、PND、消费电子、电子阅读器、多媒体手机、     

基于Spartan-3A的DDR2接口数据采集

在高速、大容量存储的系统设计中,DDR2 SDRAM为设计者提供了高性价比解决方案。在FPGA中实现DDR2 SDRAM控制器,降低了系统功耗并节省空间,缩短开发周期,降低系统开发成本。详细介绍了在Xilinx Spartan-3A系列FPGA中实现DDR2控制器的设计原理．介绍利用MIG软件工具实现控制器设计,并给出硬件测试结果。     

基于NVMe的超高速多通道遥感相机模拟源设备研制

针对当前遥感卫星电荷耦合器件(CCD)相机幅宽越来越大,速率越来越高,现有相机模拟源设备数据输出带宽不足的问题,提出并实现了一种基于非易失性存储器Express(NVMe)的超高速多通道遥感相机模拟源设备。该设备利用现场可编程逻辑门阵列(FPGA)实现4组NVMe SSD主机控制器,完成对固态硬盘(SSD)的读写操作;同时利用DMA控制器读取DDR4中缓存数据,数据经封装处理后通过光纤接口输出。实验结果表明：NVMe主机控制器的写平均速率可以达到1.7 GBps,读平均速率达到3.2 GBps。模拟源系统整体存储容量8 TB,对外输出带宽高达80 Gbps,支持8路光纤接口输出。该模拟源具有较强的稳定性及良好的可扩展性,已成功应用在某遥感卫星CCD相机模拟源系统中,为数传等设备的测试以及调试提供了充分保障。     

DDRⅡ SRAM控制器的设计与FPGA实现

介绍一种新型静态存储器--DDRⅡSRAM(静态随机存储器)的存储器结构、与系统的接口连接、主要的操作时序.为实现动态背景信号生成,节省FPGA(现场可编程门阵列)内部资源,引入DDRⅡSRAM存储基带信息,通过DDR控制器控制基带信息高速读取,实现信号生成.深入分析实际DDRⅡSRAM工作原理及内部组成,利用FPGA实现存储器控制器的设计.基于软件无线电思想,通过它的快速、灵活、容易修改的特点,设计并实现在高速数据通信系统中,DDRⅡSRAM用于处理器和接口连接的外设之间的数据交换.FPGA芯片选用XLLINX公司的VIRTEX-4芯片,存储器选用CY7C1420系列芯片.从设计仿真和实验板调试结果可验证,存储器具有很高的传输速度和稳定性能.该实验成果已用于某动态背景信号生成系统中.     

基于比特重排的减少机顶盒芯片DDR接口SSN的方法

封装电感引起的SSN(Simultaneous Switching Noise,同步开关噪音)效应阻碍低成本QFP(Quad Flat Package,四方型扁平式封装)封装的机顶盒芯片的DDR SDRAM(Double Data Rate Static Random Access Memory,双速率静态随机访问存储器,DDR)接口的传输频率.本文利用视频数据的相关性,及DDR颗粒的数据比特可以任意交换的特点,提出对DDR接口数据进行数据比特重排的方法来降低SSN效应.视频解码器使用到的数据在二维空间上高度相关.在DDR接口版图设计时将高比特位的数据与低比特位的数据在空间上交错放置,可使得DDR接口的电流分布更加平衡,减少通过封装寄生电感的平均电流,最终减少SSN.本文提出的方法成功用于台积电55rm工艺高清机顶盒芯片的设计.QFP封装的样片的DDR接口传输速率达到1066Mbps.