QPSK调制解调系统设计及FPGA实现

该文主要研究了四相相移键控调制解调器的实现。通过对四相相移键控解调系统的载波同步、位同步和相位模糊纠正模块设计,提出了一种现场可编程门阵列硬件可实现的四相相移键控调制解调系统设计方案,并进行了KC705-FPGA实验板下载测试。实验结果表明,该方案性能达到预期目标,能实现原始基带调制信号的准确还原。     

基于FPGA的4QAM调制解调系统设计与实现

通过对无线通信系统基带信号调制解调方法的研究,提出了一种基于FPGA的4QAM调制解调系统的设计及实现方案.分析了QAM调制解调的基本原理,给出了系统的硬件架构及相关器件的选型.重点介绍了基于状态机模型的FPGA功能模块.实验分析结果表明:基于FPGA的4QAM调制解调系统在数据传输方面具有较高的准确率,在系统运行的稳定性方面具有很高的可靠性,该方案具有较高的应用价值.     

一种改进的高速Reed-Solomon译码算法及其FPGA实现

对欧几里得译码算法做了进一步的改进．根据新算法在解关键方程模块中采用了新颖的迭代流水线结构以提高电路工怍速度、减小电路面积，设计了高速Reed—Solomon译码器．设计的流水线全并行有限域乘法器，有效解决了传统译码器的速度性能瓶颈．在新的译码器架构基础上，设计了译码器的门级电路，用Xilinx的VirtexⅡ XC2V1000进行了实现和仿真。获得了理想的成果．     

基于FPGA的高速RS编码器的设计与实现

本文主要研究RS时域编码器。首先分析了有限域下的RS码编码理论,并侧重于实现常系数并行乘法器。文中使用Verilog HDL语言的RS（255,239）编码器的设计方法,并搭建了验证平台,使用QuartusII验证功能和时序的正确性。最后,使用Modelsim仿真出结果,与Matlab仿真计算的结果一致。结果表明,编码器性能良好,与现有的设计相比,速度快和占用的硬件资源少。     

一种模型预测控制器的FPGA硬件实现

针对快速动态系统对模型预测控制(MPC)的微型化和高实时性的需求,提出了一种MPC控制器的现场可编程门阵列(FPGA)硬件实现方法。MPC中的二次规划(QP)问题采用粒子群优化(PSO)算法进行求解。通过分析算法的特点,对算法计算步骤进行循环展开、流水线等优化处理,充分利用FPGA的硬件并行计算特性提高MPC的在线计算性能,最终得到MPC控制器的最优实现方案。最后以电子节气门的跟踪控制为例,在实验平台上进行了实时仿真实验,验证了基于FPGA硬件实现方法设计的MPC控制器的有效性和实时性。     

QPSK调制解调的系统仿真实验

该文介绍了各种信息技术中信息的传输及通信起着支撑作用，而对于信息的传输，数字通信已成为重要手段。该文根据当今现代通信技术的发展，对QPSK信号的调制解调问题进行了分析，并给出了用美国ELANIX公司的动态系统设计、仿真和分析软件System View进行系统仿真的具体设置，分析了仿真结果，并提出了用FPGA技术实现这种系统的详细方法。     

应用于软件无线电的QDPSK调制解调算法的硬件实现

介绍了应用在软件无线电技术中的4进制相对相移键控调制解调算法原理,完成了该调制解调算法的MATLAB建模和仿真,设计了基于VerilogHDL语言的调制解调系统各个模块及整个系统的硬件,实现了基于QuartusII 6.0开发环境的功能仿真和综合.仿真结果显示,该设计方案成功地实现了基于FPGA的4进制相对相移键控调制解调算法,得到了预期结果.     

一种基于FPGA的微处理器系统

介绍了一种基于FPGA芯片的微处理器系统，阐述了系统的组成与设计原理，给出了主要的仿真结果，该系统用VHDL语言设计，具有多种指令，可实现四位操作数的各种运算，可用于片上系统的控制模块，充分展示了FPGA的强大功能和优越特性。     

基于FPGA的Turbo码交织器的设计与实现

根据组合交织器的设计思想，提出一种新的组合交织方案，即隔行写入分组螺旋式对称交织方案，给出了利用现场可编程门阵列（FPGA）设计实现这种组合交织器的方法，在MAX＋PLUSⅡ软件开发环境下仿真的结果表明，设计的组合交织器具有误码率低、处理速度快、易于修改等优点，具有较高的实用性．     

一种基于FPGA的微处理器系统

介绍了一种基于FPGA芯片的微处理器系统 ,阐述了系统的组成与设计原理 ,给出了主要的仿真结果 .该系统用VHDL语言设计 ,具有多种指令 ,可实现四位操作数的各种运算 ,可用于片上系统的控制模块 ,充分展示了FPGA的强大功能和优越特性 .     

Fast Rail Defect Inspection Based on Half-Cycle Power Demodulation Method and FPGA Implementation

In this paper, a fast-speed and real-time online rail inspection method based on half-cycle orthogonal power demodulation algorithm is proposed. For this method, the power characters of detection signal which represent the degree of rail track can be calculated using only half-cycle detection signal because of the symmetry characteristic of detected sine signal and reference signal. The theoretical analysis, simulation results and experiment results show that the demodulation precision of proposed method is almost equal to fast Fourier transform (FFT) demodulation method and orthogonal demodulation method, but has high demodulation efficiency and less FPGA resources cost. A high-speed experiment system based on three coils structured sensor is built for rail inspection experiment at a moving speed of 200 km/h. The experiment results show that proposed method is more effective for rail inspection and the time resolution of proposed method is double of classic method that based on FFT and orthogonal.     

WCDMA系统中Turbo码译码器的FPGA实现——高效实现Log-MAP算法的硬件结构

在深入研究Turbo码译码算法的基础上,提出一种高效实现log-MAP算法的硬件结构,基于此结构实现的用于宽带码分多址系统的Turbo码译码器具有较低的误码率和较小的译码延迟.     

SM4算法的FPGA优化实现方法

数据加密是保证信息安全的重要手段之一.SM4算法具有安全性强、效率高和易于硬件实现等优势,被广泛应用于数据加密领域,而利用硬件特性高效/高速实现SM4算法成为当前研究的热点.针对SM4算法提出的4套硬件架构,并在XILINX KINTEX-7 FPGA上实现.循环型架构面向资源节约优化,消耗193个SLICE,吞吐量为...     

基于FPGA的DDA插补算法设计与实现

以Altera公司的Cyclone系列产品为硬件平台,用Verilog硬件描述语言(HDL)完成算法设计描述,由QuartusⅡ软件进行编译、综合和下载,实现了DDA插补算法,并给出了程序设计的流程图及仿真测试的结果.在FPGA芯片上运行的DDA插补算法具有速度快且抗干扰能力强的硬件实现优点.用Verilog HDL语言实现的基于IP核DDA插补算法具有很好的可移植性,大大提高了设计效率.     

一种数据加密标准算法的FPGA实现

该文介绍了数据加密标准算法,讨论了该算法的一种IP核设计及其FPGA实现。为了节省硬件的面积资源,重复操作一个轮函数,以时间换空间,从而得到硬件资源占用的最小化;采用ROM实现了数据加密标准算法中关键的S盒变换功能,减少了程序对编译器的依赖性。该设计代码效率高,占用系统资源少,已经在现场可编程门阵列器件上得到了实现。     

基于FPGA的IRIG-B码解码器设计

针对FPGA的结构与性能特点,深入分析了以往使用单片机或复杂的可编程逻辑器件(complicated programmable logic device,CPLD)实现IRIG-B码(DC码)解码的优缺点;提出了一种基于现场可编程门阵列(field programmablegate array,FPGA)来实现对B码(DC码)的解码及周期信号输出的新方法;该方法基于一片FPGA芯片,与以往的各种方法相比,具有灵活性、开放性、简单实用、体积小、功耗低的优点,同时提高了同步精度,具有较强的抗干扰性。     

基于FPGA的数字通信误码测试系统设计

提出了一种基于FPGA的数字通信误码测试系统设计方法,重点讨论了实现误码测试的伪随机序列产生,自校验误码插入,位同步原理及实现方法,在EP1K30TC144-3FPGA上实现了测试系统的核心模块。     

基于FPGA的自适应均衡器设计与实现

在对LMS算法进行MATLAB仿真的基础上，采用硬件描述语言VHDL和FPGA完成LMS自适应算法的硬件实现。自适应均衡器的设计采用自上向下的设计思想、串并行相结合的流水线操作方法、定点运算方法，在QuartusⅡ4．1平台和StratixⅡ系列芯片上进行了综合和仿真。结果表明，该设计结果符合要求，能实现自适应过程。     

DDS技术和FPGA在多功能信号源中的应用

针对信号源频率分辨率低、变频速度慢、频率准确度低、开发更新周期长等问题,采用四级流水线技术和EDA工具,设计并实现了一种以FPGA、高速D/A和低通滤波为核心,基于DDS技术的多功能信号源,并对DDS误差进行了分析.实验测试结果表明该系统硬件电路简单可靠,能够产生幅度和频率可调的正弦波、方波、三角波和锯齿波,频率范围在1×10-8～40MHz,频率分辨率可达0.01Hz,频率准确度在±0.1%内.具有频率分辨率高、处理速度快、输出灵活等特点.