高性能定点DSP位处理单元(BMU)设计

位处理单元(BMU)是定点数字信号处理器(DSP)中主要的运算单元。数字信号处理器要做大量的位处理的运算,因此该单元的设计极大地影响着DSP的性能。用全定制的方法设计用于定点DSP的位处理单元。该电路具有逻辑/算术移位、指数提取、归一化等功能,有效地解决了定点DSP的浮点运算功能。该BMU在CSMC 0.5μm CMOS工艺下实现,一共包含4 527个晶体管,资源消耗较少,在5 V工作电压下,工作速度达到了114 MHz,符合高性能DSP的要求。     

DSP2812硬件电路设计

针对32位定点TMS320F2812芯片的硬件电路扩展设计。设计主要包括供电电源芯片、复位电路、晶振、模数转换电路、数模转换电路、外部存储器扩展电路设计、接口芯片等;本文介绍了该DSP硬件电路设计的简要过程。     

基于DSP开发系统设计与实现

为了设计一个性能稳定的DSP开发系统,利用TI公司最新推出的TMS320F28335作为微处理器,该芯片为32位浮点型DSP。在采用浮点DSP设计系统时,不需要考虑处理的动态范围和精度,比定点DSP在软件编写方面更容易,更适合采用高级语言编程。外围电路主要包含电源电路、RAM扩展电路、晶振电路和复位电路,用来辅助DSP的工作。利用电源管理芯片设计电源电路,可以有效解决其他型号的DSP对上电顺序的要求;扩展的外部RAM可以使程序的调试与下载更加方便。利用外部时钟源作为时钟输入,使其输入时钟更加稳定的同时,也可为具有相同时钟的多个DSP使用。利用三端监控芯片来实现系统的手动复位和自动复位,使系统的稳定性大大提高。     

基于DSP的16通道声发射同步数据采集电路设计

针对煤岩声发射信号监测系统的需求,采用16位定点DSP芯片TMS320VC5509A和高精度A/D转换器ADS1278设计了一种具有24位分辨率、16通道同步数据采集功能的数据采集电路。控制接口采用I2C接口扩展I/O的方式实现,数据接口采用McBSP接口以帧同步方式实现,2片ADS1278采用菊花链的方式级联。给出了硬件电路、底层软件和测试结果,该数据采集电路具有接口简单、高性能、低功耗、设置灵活等特点,已经应用于课题组研制的煤岩声发射监测系统中。     

基于VXI总线的通用接口模块设计

通过对VXI总线接口工作原理的深入分析，采用大规模可编程逻辑器件，设计了一种基于VXI总线A16／D16寄存器基的通用接口电路，实现了将复杂的VXI总线协议的应用转换为对简单的端口访问。采用通用的定点DSP器件和SPI总线技术，完成对VXI消息的解析和本地模块的电路控制。根据本文设计的通用接口模块已经在多个项目中得到应用，具有集成度高、适应性好等优点。     

一种支持无符号数的流水线乘法器

文章介绍了一种32×32位的乘法器设计方案。该乘法器采用了改进的Booth算法,增加对无符号数乘法的支持,简化了部分积的符号扩展,使电路结构简洁清晰;使用(4,2)计数器实现Wallace树提高了部分积的归约性能;应用了流水线技术并且具有完整的控制接口。该设计综合考虑了一个高性能通用CPU对定点乘法的要求,作为某CPU定点部件的一部分,在FPGA和ASIC上得到验证。     

TMS320F206外围电路典型设计

机载雷达信号处理,数据量大、算法复杂,传统单片机设计不能满足要求。提出以TMS320F206型DSP芯片为系统核心,采用AD公司新出的采样频率1MHz的16位AD7677作为A/D转换器,转换周期是40ns的高速AD669作为D/A转换器,以及32 kB外存储器扩展的典型电路设计。该方案已作为模板电路实现。本文对DSP芯片外围电路的设计具有很好的参考价值及指导意义。     

TMS320F240 DSP控制器的串行通信设计

TMS320F240是TI公司的TMS320C2x型16位定点数字信号处理器的DSP控制器,其外设异步串行通信接口因其结构简洁、使用方便,因而在DSP通讯中获得广泛的应用。文章简要介绍了TMS320F240的SCI电路的结构与工作原理,论述了一种通过DSP软件编程实现PC机与DSP间通讯的方法,并设计了通讯结果显示电路,实时监控数据的收发。此设计已通过实践检验,证明其方案可靠,具有很好的参考价值。     

基于16位定点DSP的实时MP3编码器

采用一个新的MP3编码方案，针对16位定点DSP的特性对算法进行了优化。方法包括帧间动态时间分配策略，用于计算机非线函数的优化的多项式逼近算法，以及快速的Huffman码表存取方案。采用这些优化方法后，实现了基于16位定点DSP芯片的实时MP3编码器。     

一种适合于SoC集成的UART核的设计实现

文章主要介绍一个通用异步接收器／发送器（UART）核的设计。按串行通信协议进行设计，具有模块化、兼容性和可配置性，适合于SoC（System—on—a—Chip）应用。仿真结果表明该核满足收发要求，功能正确；在RTL级充分考虑了资源共享，实现了对电路的优化。该IP核已用于一款16位定点DSP芯片的设计中。     

A 32-bit VLSI digital signal processor

A general-purpose programmable digital signal processor (DSP) has been implemented in 1.5-/spl mu/m (L/SUB eff/) NMOS technology using full-custom circuit design for high performance. The DSP has a 32-bit instruction set, 32-bit data path, and full-hardware 32-bit floating-point arithmetic. The architecture is described section by section, and an overview of the instruction set is presented. The extensive design verification process applied to the DSP is also described.     

DATA BYPASSING ARCHITECTURE AND CIRCUIT DESIGN FOR 32-BIT DIGITAL SIGNAL PROCESSOR

This paper presents a design method of ByPassing Unit（BPU） in 32-bit Digital Signal Processor（DSP）-MD32. MD32 is realized in 0.18 μm technology, 1.8V and 200 MHz working clock. It focuses on the Reduced Instruction Set Computer（RISC） architecture and DSP computation capability thoroughly, extends DSP with various addressing modes in a customized DSP pipeline stage architecture. The paper also discusses the architecture and circuit design of bypassing logic to fit MD32 architecture. The parallel execution of BPU with instruction decode in architecture level is applied to reduce time delay. The optimization of circuit that serial select with priority is analyzed in detail, and the result shows that about half of time delay is reduced after this optimization. Examples show that BPU is useful for improving the DSP＇s performance. The forwarding logic in MD32 realizes 8 data channels feedback and meets the working clock limit.     

新型16位ADS7811与TMS320F206的接口电路

ADS7811是一种新型的 16位的模数转换器 ,它自带采样保持器 ,最高采样频率可达2 5 0kHz ,转换结果采用 16位并行输出 ,速度极快。TMS32 0F2 0 6是数字信号处理器中的一种 ,自带 32kE2 PROM。文中介绍了ADS7811的功能和它与数字信号处理机的接口电路以及软件设计方法。     

Dynamic logic CMOS circuits

A structure of dynamic CMOS logic based on the direct interconnection of p-channel logic and n-channel logic dynamic gates is reported. Prevention of glitches and other circuit problems are discussed. Application to a 16-bit parallel-adder design resulted in improved speed as well as important savings in layout area when compared to standard static design.     

支持多处理器通信的同/异步串口的设计

同/异步串口集成了同步和异步串口的功能,相比于单一功能的串口,配置灵活,且节约芯片资源。通过模块化设计方法实现同/异步串口的设计与仿真,并着重在内部模块设计中体现同步和异步功能的有效结合,合理复用逻辑功能。利用寄存器实现模块同异步功能及参数的可配置性,设计实现了9位唤醒模式,以支持多处理器通信。逻辑综合的结果显示,该串口具有良好的性能。目前,该串口已应用于高端32位DSP,工作稳定。     

Power optimization for the datapath of a 32-bit reconfigurable pipelined DSP processor

With the continuous increasing of circuit scale, the problem of power consumption is paid much more attention than before, especially in large designs. In this paper, an experience of optimizing the power consumption of the 16-bit datapath in a 32-bit reconfigurable pipelined Digital Signal Processor （DSP） is introduced. By keeping the old input values and preventing the useless switching of the logic blocks on the datapath, the power consumption is much lowered. At the same time, by relocating some logic blocks between different pipeline stages and employing some data forward logics, a better balanced pipeline is achieved to lower the power consumption for conditional computation instructions at very low timing and area costs. The effectivity of these power optimization technologies are proved by the experimental results. Finally, some ideas about how to reduce the power consumption of circuits are proposed, which are very effective and useful in practice designs, especially in pipelined ones.     

TMS320VC5402的16位并行引导的设计与实现

引导电路是DSP（数字信号处理器）应用系统的重要组成部分,在工程上希望设计出硬件结构简单、性价比高和工作稳定的引导电路。设计了TMS320VC5402DSP的16位并行引导电路,该引导电路采用Flash存储器AM29LV800B存放引导表,DSP与Flash存储器之间仅用一片非门集成电路74HC04进行连接,电路非常简单,成本低,经过实际制作和实验证实,该并行引导电路工作稳定可靠,具有一定的实用价值。并介绍了存放引导表的Flash存储器的编程软件和引导的操作过程。     

一种新型DSP指令结构及数据通道

针对可以处理不同位宽数据的DSP结构,提出了一种提高指令编码密度的方法,使设计的DSP指令减少了32条。另外提出了两种能同时实现16bit乘法累加运算和32bit乘法累加运算的数据通道结构。对这两种数据通道都用Verilog语言进行了模拟仿真。     

对数跳跃加法器的静态CMOS实现

介绍了一种32位对数跳跃加法器结构.该结构采用ELM超前进位加法器代替进位跳跃结构中的组内串行加法器,同ELM相比节约了30%的硬件开销.面向该算法,重点对关键单元进行了晶体管级的电路设计.其中的进位结合结构利用Ling算法,采用支路线或电路结构对伪进位产生逻辑进行优化;求和逻辑的设计利用传输管结构,用一级逻辑门实现"与-民或"功能;1.0μm CMOS工世实现的32位对数跳跃加法器面积为0.62mm2,采用1μm和0.25μm 工世参数的关键路径延迟分别为6ns和0.8ns,在100MHz下功耗分别为23和5.2mW.     

基于逻辑结构的超前进位加法器的设计

通过对计算机加法器的研究,从门电路标准延迟模型出发,在对超前进位加法器逻辑公式研究的基础上,在主要考虑速度的前提下,给出了超前进位加法器的逻辑电路的设计方案。主要对16位、32位加法器的逻辑电路进行分析设计,通过计算加法器的延迟时间来对比超前进位加法器与传统串行进位链加法器,得出超前进位算法在实际电路中使加法器的运算速度达到最优。