SDH芯片功能验证平台的设计与实现

集成电路芯片的规模不断增大，功能越来越复杂，设计验证工作量也越来越大，成为整个设计周期的“瓶颈”。文章针对同步数字体量（SDH）宽带交换芯片设计中的功能验证，设计了初步的SDH验证平台，提出了具有一定通用性的SDH芯片的功能验证方案和实现方法，包括分层的描述和验证方法，一系列标准测试数据和自动观测模拟结果的若干加速C程序。该平台已用于40Gbit／s交换芯片的功能验证，加速了验证过程，取得了满意的效果。     

40Gb/s交换IP软核验证和测试

研究40Gb／s交换IP软核的验证和测试方法。通过建立SDH芯片验证平台和SDH芯片测试平台,实现IP软核的功能仿真、时序仿真和芯片性能测试。使得IP软核质量优良、性能稳定，适应性强，达到了交换IP软核的设计要求。形成了具有自主知识产权的40Gb／s交换IP软核。     

基于TWiki的Verification协作平台

随着芯片规模不断扩大和芯片工艺不断深入,验证作为前端设计主要任务和瓶颈将变得越来越复杂和庞大,所占比重也越来越大。而与此同时,由于验证工作涉及到项目架构、设计,需要对不同产品协议进行了解;作为统筹前端仿真环境的建立和维护,需要验证工程师了解产品协议之外包括平台,各种不同脚本,不同供应商提供的工具,基于不同平台所有这些工具及脚本的配置和维护及验证工作本身所必须的各种形形色色的方法学、语言,及其不同特点并将其建立为一个整体且兼容的前端验证解决方案,使其兼顾既能够对产品项目提供完备可靠的验证,又能高效运作,并可对项目管理起到促进作用。因此,需要一种简单易用的协同开发平台,能够将如此复杂和交互性的工作进行共享管理,实现跨地域、跨组平滑协同的目的。     

一个成功的百万门级芯片验证平台

随着芯片复杂度的增加,快速搭建一个强大、高效、灵活、可扩展性好的验证平台是芯片设计成功的关键因素之一.本文以一个成功的百万门级芯片项目为背景,介绍了一种基于文件的层次化验证平台,使用0penVERA,C 和Per1,在方法学上具有一定通用性.本文同时也介绍了整个验证过程中涉及的其它一些重要方面和实践经验.BIM(Bus Interface Mode1,总线接口模型);CLI(Command Line Interface,命令行接口);DPCH(Dedicated physical channel,专用物理信道);RM(Reference Model,参考模型);SCH (Synchronization channel,同步信道);TC(Testcase,测试用例).     

基于OpenVera构建以太网MAC芯片验证平台

随着芯片规模的增大,快速搭建一个强大、高效、灵活的验证平台是芯片设计成功的关键因素之一。本文介绍了一种基于OpenVera构建验证平台的方法,并结合MAC芯片的验证介绍了该平台的特点。     

MSTP芯片的软硬件协同验证平台设计

MSTP是基于SDH/SONET网络的多业务传输平台,是下一代城域网解决方案,目前已经成为数据传输技术的新热点之一。介绍了一种MSTP芯片的软硬件协同验证平台,该平台由作者参与设计完成并应用于MSTP芯片的各部分功能模块验证。该平台的硬件部分包括一块基于大容量FPGA的母板和一块基于单片机的子板;软件部分包括运行于FPGA的MSTP各功能模块测试矢量组,运行于单片机的读写控制程序以及运行于控制计算机的配置、管理、监控程序。该平台具有低成本高效率的特点。到目前为止,已经在该平台上成功验证了MSTP中的大部分功能模块。     

一种32位MCU的FPGA验证平台

随着应用的复杂化和多样化,微控制器(MCU)设计规模急剧增大,性能要求越来越高。为缩短芯片验证时间,提高验证效率,采用FPGA原型验证平台是一个有效的方法。通过建立基于FPGA的高性能原型验证系统,可及时发现芯片设计中的错误和不足,进而缩短MCU芯片研发周期。以一款通用MCU为研究对象,通过修改时钟系统,替换存储器和综合布局布线设计FPGA验证平台,并利用该平台进行软硬件协同验证,为该芯片的验证工作提供了高效有力的支撑。     

一种高速大容量SDH交叉连接芯片的设计与实现

介绍了一种高速大容量SDH交叉连接芯片及其各模块所完成功能的设计与实现,重点论述了如何利用T-S-T三级交换网络实现高速大容量的SDH数字交叉,讨论了设计中面临的问题和解决方法.该芯片通过高性能的FPGA器件进行仿真和综合,已经在SDH交叉设备上成功地完成测试和验证.     

建立可扩展验证核的方法研究

提出一种可扩展验证核的结构,根据该结构建立了一个面向光通信应用领域SDH系列芯片验证的可扩展验证核VIP,验证人员通过文本编辑,可以产生验证所需要的XML配置文件,VIP根据配置XML文件,产生仿真激励并在线检查仿真结果.     

基于FPGA的SOC验证平台的设计

由于SOC芯片越来越复杂,仿真验证越来越重要,逻辑错误是造成SOC芯片流片失败的首要原因.本文基于Altera EP2C50 FPGA,研究并设计SOC验证平台,以加速SOC芯片的逻辑仿真验证,减少SOC芯片设计失败的风险.     

一种基于E语言的芯片验证平台优化方法

针对传统基于E语言的ASIC芯片验证环境的仿真低效率,本文提出了一种优化手段,即在E语言实现的验证环境里只做数据相关处理,时序的处理采用verilog实现,以减少软件Specman Elite与verilog仿真器的通信次数.最后以SDH处理芯片的验证为例进行实验对比,结果证明了此种实现方式的可行性,并且测试用例的仿真时间在原基础上能缩短50%～70%,对降低芯片的整个设计周期具有显著意义.     

构造特定应用领域芯片验证环境的方法讨论

由于IC设计复杂度日益增加，用于IC设计功能验证的时间占到整个设计周期的60％—70％。我们认为针对某个领域的产品，开发可配置的验证环境是验证领域的一个方向，本文重点讨论开发特定应用领域芯片的验证环境方法，并介绍了根据该方法，我们开发的一个面向SDH领域系列芯片的验证环境。     

基于SDH的MSTP中的数据交换芯片设计

针对在SDH上构建多业务传输平台(MSTP)的需求,介绍了一种能在SDH传输和接入设备中提供灵活的数据业务支持的PoS(PacketoverSDH)数据交换芯片的设计方法。该芯片基于共享存储器的交换结构,采用了先进的流水线设计方式以提高整体交换容量。芯片支持服务质量保证(QoS)和组播(Multicast)功能,可用于SDH传输和接入设备中,为SDH上的数据业务支持提供简单而高效的解决方案。     

FIFO技术在SDH数字交叉连接芯片设计中的应用

首先介绍了数字交叉设备中SDH数字交叉连接芯片的位置及作用,简要介绍了SDH数字交叉芯片的基本结构,并讨论了采用FIFO技术来解决该结构中多条高速链路之间交叉所面临的问题,对FIFO基本电路给予描述,重点讨论了FIFO技术在SDH数字交叉连接芯片中的应用,最后给出了数字交叉连接芯片中FIFO技术的设计实现。     

2.5Gb/s Ethernet over SDH映射芯片实现

设计了一种千兆以太网到2.5Gb/s SDH映射的专用芯片,兼容GFP、ITU-T X.86/Y.1323和HDLC标准.采用双向4路总线流水线结构,77.76MHz的系统时钟,即可全双工处理以太网到2.5Gb/s SDH的实时映射功能.采用TSMC 0.1 3μm工艺流片,技术指标符合ITU-T标准.芯片规模约800万门,满足光纤通信传输的要求,并已成功用于光纤通信设备.     

EOS总体设计方案

阐述了EOS芯片的设计方案,详细介绍EOS芯片的结构设计图和芯片上各主要部分功能的实现。通过EOS设计可以将10M/100M以太网通过SDH的E3接口接入SDH环形网中,实现以太网数据的透明传输,通过该芯片接入SDH环网的节点共享34 MHz的传输信道。     

基于FPGA的ETC通信芯片验证平台的设计

为了降低ETC（Electronic Toll Collection,电子不停车收费）通信芯片的开发成本和周期,设计了一款基于FPGA的ETC通信芯片的验证平台,并分析了ETC通信系统的数据帧格式,系统组成单元,给出了本次设计构建的硬件平台和软件流程.基于该平台的ETC通信芯片LX5811A验证过程说明该平台具有较强的通用性、可重用性和可配置性,缩短了芯片的开发周期.该平台已成功应用于ETC通信系列芯片开发的设计流程中.     

基于OVM的网络协议处理芯片验证平台的设计

针对一款网络协议处理芯片,为了保证其设计的正确性,提升验证效率,基于OVM架构,通过SystemVerilog语言搭建了具有受约束的随机激励生成、错误注入、覆盖率收集、正确性自检查等功能的验证平台。通过该验证平台对芯片进行了全方位的高效验证,实现了一次流片成功。基于OVM的验证平台具有良好的可重用性和可扩展性,相对于传统的编写定向测试激励的方法,在验证的高效性、完备性上具有显著的优势。