数字锁相环频率合成器的环路分析与设计

分析了数字锁相环中，各环路参数对频率合成器技术指标的影响，介绍了含有微波混频单元的锁相方案，该方案可提高环路参数的一致性，并给出了利用这种方法实现频率合成器的实例。     

X波段线性调频连续波雷达低相噪PLL源设计

X波段线性调频雷达(Linear Frequency Modulation Continue Wave,LFMCW)被广泛应用于海上目标的导航和追踪。为了改善雷达环路相位噪声,文章提出了一种混频式PLL电路设计方案。所设计的PLL电路通过调整锁相环的分频比达到改善环路相位噪声的目的。验证结果表明,通过调整锁相环的环路带宽,可以显著改善相位噪声。     

一种基于偏移源的频率合成技术分析

针对一种基于偏移源的频率合成技术,建立了锁相环(PLL)线性模型,对相位噪声和杂散信号性能进行分析。从分析结果看,在锁相环反馈支路中使用一个偏移源将压控振荡器(VCO)输出信号下混频至一个较低的中频,从而将锁相环的环路分频比大大降低,使改善后的锁相环噪底达到-135 dBc/Hz。介绍了偏移源和主环的关键合成技术,结合工程应用设计的基于偏移源的C频段频率合成器,相位噪声偏离载波10 kHz处≤-99 dBc/Hz,偏离载波100 kHz处≤-116 dBc/Hz,杂散小于-70 dBc。     

一种采用N先于M环路滤波器的全数字锁相环路的设计实现

介绍了一种采用N先于M环路滤波器的全数字锁相环的设计实现.这种全数字锁相环采用了N先于M环路滤波器,可以达到滤除噪声干扰的目的.文中讲述了这种全数字锁相环的结构和工作原理,提出了各单元电路的设计和实现方法,并给出了关键部件的VHDL代码,最后用FPGA予以实现.     

基于DDS的锁相频率合成器设计

提出一种基于直接频率合成技术(DDS)的锁相环(PLL)频率合成器,该合成器利用DDS输出与PLL反馈回路中的压控振荡器(VCO)输出混频,替代多环锁相频率合成器中的低频率子环,使合成器输出频率在89.6~110.4 MHz之间分辨率达1 Hz,并保持DDS相噪、杂散水平不变。结合DDS的快速频率切换和PLL环路跟踪能力,实现信号的快速跳频。本文给出了技术方案,讨论部分电路设计,并对主要技术指标进行理论分析,最后给出了实验结果。     

C波段宽带低噪声频率源的研制

介绍了利用锁相环和混频技术,实现C波段低相噪跳频源的方案,该方案通过两个环路同时实现跳频及混频,步进36MHz,输出频率4428~5220MHz,具有低相位噪声,低杂散等特点。和以往锁相频率合成的不同之处在于:以往混频时采用主环信号4428~5220MHz作为混频器的RF端,而本方案为可以充分抑制辅环杂散,通过放大器将主环信号放大作为混频器的本振LO端。测试结果表明达到系统对项目的指标要求,该频率合成方案是可行的。     

基于级联式偏置锁相环的低相噪宽带频率合成器*

为提高锁相环的相位噪声性能,本文设计了一种级联式偏置锁相环来实现宽带低相噪频率合成器,通过理论分析得到其相位噪声模型,证明了该技术能够有效地降低锁相环路中鉴相器的噪声基底,并且混频交互调产生的所有杂散可由环路滤波器抑制,从而将窄带高频谱纯度信号扩展为宽带高频谱纯度信号。基于该技术提出了2GHz ~5GHz 的低相噪宽带频率合成器方案,并对其相位噪声指标进行了分析。理论与实验结果表明,相比于传统的小数分频式锁相环方案,该方案的带内相位噪声有明显改善。     

基于TMS320C25混合锁相环的设计与实现—验证于应答接收机试验电路

本文阐述了用数字环路滤波器设计、分析和模拟实验锁相环（PLL）。TMS320C25数字信号处理器（DSP）用来实现数字环路滤波器。要保持其兼用性,主要的设计目的是：在不改变任何东西的情况下,用数字环路滤波器替代深空应答接收机（DST）试验电路板环路滤波器的模拟锁相环。该替换最终形成了混合数字锁相环（HDPLL）。原先的模拟锁相环（APLL）和设计好的混合数字锁相环都是I型二阶系统。本文还提供和评估了混合锁相环和接收机的实时性能。     

基于System Generator的Costas锁相环设计实现

介绍了一种基于Xilinx公司FPGA开发工具System Generator进行全数字Costas锁相环的设计仿真方法。通过对Costas锁相环原理的分析,从离散域变换阐述了环路参数的计算及电路设计,基于对CORDIC算法设计DDS的讨论,利用FPGA实现了设计,最后全面分析了环路性能。     

基于FPGA的高阶全数字锁相环的设计与实现

提出了一种实现高阶全数字锁相环的新方法。该锁相环以数字比例积分控制取代了传统的一些数字环路滤波控制方法，具有电路结构简单、摔制灵活、跟踪精度高、环路性能好和易于集成的特点。文中介绍了该高阶全数字锁相环的系统结构和工作原理，对其性能进行了理论分析和计算机仿真。应用EDA技术设计了该系统，并用FPGA实现了其硬件电路。仿真和硬件测试结果证实了该设计的正确性。     

基于FPGA 的移相时钟数字内插TDC电路设计与实现

为实现高精度航天设备时序信号的地面检测, 设计了一套基于现场可编程逻辑门阵列 (FPGA) 的专用地面 检测系统, 时间数字转换电路 (TDC) 是该系统的关键部件。该电路采用数字内插技术, 使用高频时钟直接计数进 行“粗”测保证检测系统量程, 再利用待测信号跳变沿锁存移相时钟电平状态进行“细”测提高测量精度。分析了测量误 差来源并提出了相应解决办法。实验结果表明, 该电路测量分辨率满足 0.2 ns 设计值, 重复性引起的测量不确定度小 于 0.1 ns。     

一款应用于无线通信的0.8~4.2 GHz单芯片全数字锁相环频率综合器

本文采用130nmCMOS工艺成功实现了应用于无线通信的0.8 - 4.2 GHz单片全数字锁相环频率合成器。文章提出了一系列的新方法,即采用了高频率分辨率的双带DCO以覆盖系统所需的2.5 GHz至5 GHz带宽;一个溢出计数器可以防止“pulse-swallowing”现象,显著减少了环路锁定时间;提出的NTW-clamp数字模块可以有效防止循环控制字的溢出;修改后的可编程分频器避免了传统架构中失败的边界操作。测量结果表明,该频率合成器的输出频率范围是0.8-4.2 GHz,锁定时间在2.68GHz减少了84%,最好的带内和带外相位噪声性能已达到-100 dBc/Hz,和-125 dBc/Hz,最低参考杂散达到-58dBc。     

数字示波器

基于数字示波器原理,设计了以单片机和FPGA为控制核心,由阻抗变换、峰值检波、程控放大、采样、频率测量以及校准信号产生等模块构成的数字示波器。其实时采样速率小于1MHz,等效采样速率大于200MHz．系统输入频率范国为10Hz-10MHz,幅度范围16mV-8V,垂直灵敏度有1V／div、0．1V／div、2mV／div三档,而水平灵敏度有20ms／div、2ms／div、1ms／div、40μs／div、20μs／div、2μs／div、200ns／div、100ns／div共8档。信号幅度和频率测量误差都小于1％。     

A high lock-in speed digital phase-locked loop

A digital phase-locked loop (DPLL) consisting of a modified 9-gate phase detector, a frequency multiplier, and a loop filter is described. All the components are implemented in digital hardware. The Z-transform is employed to deduce the system function, and some simple properties of the DPLL are inferred by examining the mathematical model. The advantages of the proposed DPLL are: high lock-in speed, no steady-state frequency tracking error even for period ramp input signals; and ease of integration into a single chip. The use of the DPLL to realize the pitch synchronous analysis of voiced speech is reported     

集成式石英谐振加速度计倍频电路设计

谐振式加速度计可以将加速度转换为频率信号,在导航、姿态控制等加速度计的应用领域,采集信号需要限定在较短时间内,为了满足应用的要求,基于一种单基片集成式石英谐振器,通过现场可编程门阵列(FPGA)实现了一种针对集成式石英谐振加速度计的倍频电路设计方案,包括时钟自适应模块和锁相环。时钟自适应模块根据当前输入信号产生锁相环基准时钟并将输入信号进行倍频。离心机加速度测试结果表明,当测量时间由1 s缩短为0.125 s时,传感器标度因数为3 173 Hz/g(g=9.8 m/s²),线性相关系数R²=0.999 32,与未倍频时相比,标度因数与线性度基本保持不变,所设计的倍频电路可应用于石英谐振加速度计的信号处理及数据采集系统中。     

Design of variable loop gains of dual-loop DPLL

An approach to the derivation of variable loop gain sequences of dual-loop digital phase-locked loop (DPLL) is developed based on some modifications of the Kalman filtering formulation. It is shown that optimal loop gain sequences which are independent of measurement noise statistics can be obtained under a deterministic source model. Computer simulation results demonstrate that the adaptive dual-loop DPLL designed by using the proposed method is more robust to noise variations than the adaptive DPLL of Driessen (see ibid., vol.47, p.673-75, 1994)     

基于FPGA的多功能阵列信号处理系统设计

为了适应阵列信号处理数据量大、实时性高的特点,文中结合项目需求设计了一种基于FPGA的多功能阵列信号处理系统。通过采用先进的大规模高性能FPGA和多路高精度ADC芯片,可完成对40路中频信号的同步采集和数字下变频处理,并由数字波束合成运算得到36组波束数据。通过设置多种类型的对外接口,可实现与多个外联设备的网络数据交互、串口控制、波束控制及MGT高速数据传输。文中给出了系统的硬件和软件总体架构设计,并详细介绍了芯片选型、外设接口及各软件功能模块的具体实现方法。测试结果表明,本系统满足设计需求,具有较强的阵列信号处理能力以及良好的通用性和可扩展性。     

基于单片机和FPGA的数字示波器的设计

随着电子技术的发展,对电路测量的要求越来越高。提出了一种基于数字示波器原理,以单片机和FPGA为控制核心的数字示波器实现方法。系统由信号调理、程控放大、比较整形和时钟产生、采样控制、测频模块和校准信号产生等模块组成。可测频率范围10Hz到10MHz,幅度范围2mV到20V,垂直灵敏度共11档,扫描速度共21档。实时采样...     

基于数字锁相环的新型频相检测方法研究

在经典DPLL(数字锁相环)的基础上,提出了一种在中频过采样背景条件下利用过采样值进行相位捕捉和跟踪的新型数字锁相环。该方法利用两级鉴频器实现频率锁定,同时利用高频过采样实现数字锁相,对相位误差一步调整到位而不需连续多次调整。最后讨论了波形失真和随机抖动的影响;利用相对阈值法使性能得到很大改善。该方法解决了锁定精度和锁定时间不能同时兼顾以及抗干扰能力差等若干问题。     

多功能计数器的设计

该系统由单片机89S52控制模块,程控宽带放大模块,整形模块,FPGA内频率、相位差测量模块等构成,采用等精度测频法测出频率和周期,可测量有效值为0.01～5 V,频率范围1 Hz～20 MHz信号的频率、周期信号,精度高达10-6。采用计数法测量相位差,该系统可测量有效值0.5～5 V,频率10 Hz～100 kHz信号的相位差,精度为1°。系统功能由按键控制,测量结果实时显示,人机界面友好。