IBIS仿真模型的应用

IBIS模型在高速PCB仿真设计中有广泛的应用。然而大多因缺乏对IBIS模型的深入认识而大大降低仿真的效率和正确性。本文通过深入分析IBIS模型的数据表和对应的波形曲线,得出IBIS模型在高速PCB仿真设计中的一些新的重要结论。这些新的结论揭示了基于IBIS模型的信号完整性仿真的本质,并在实际的工程实践中得到了验证和广泛的应用。     

IBIS仿真模型的应用

IBIS模型在高速PCB仿真设计中有广泛的应用。然而大多因缺乏对IBIS模型的深入认识而大大降低仿真的效率和正确性。本文通过深入分析IBIS模型的数据表和对应的波形曲线,得出IBIS模型在高速PCB仿真设计中的一些新的重要结论。这些新的结论揭示了基于IBIS模型的信号完整性仿真的本质,并在实际的工程实践中得到了验证和广泛的应用。     

IBIS建模和PCB信号完整性分析

随着数字系统中时钟频率的提高,PCB上的信号完整性也日益成为设计过程中不可忽略的问题.文中通过阐述IBIS模型的建立和PCB板上信号完整性的分析,介绍了一种必要的基于IBIS模型建立的信号完整性仿真及分析方法,例举了时钟网络设计的反射仿真结果对比.     

高速数据采集系统的信号完整性分析

信号完整性已经成为了高速数字PCB设计所关心的主要问题.文中简述了基于IBIS模型的信号完整性仿真分析的基本概念及其流程,并分析了基于IBIS模型的高速数据采集系统的信号完整性问题,利用仿真结果对设计进行修改.说明高速电路设计中采用基于信号完整性仿真设计是必要的,也是可行的.     

基于IBIS模型的仿真在电路设计中的应用

IBIS模型用于高速数字电路的仿真,通过仿真软件可以预测信号质量,以指导芯片选型、电路设计、电路板布局、布线.介绍了IBIS模型的结构和应用范围.通过测量实际电路的一些关键信号,引出了电路调试中关系到电路板质量和电磁发射的常见问题:信号过冲和串扰,在基于IBIS模型仿真的基础上,给出了解决的方法,使信号满足设计要求.     

基于CADENCE的IBIS模型分析PCB信号完整性

总结了在高速PCB板设计中信号完整性产生的原因、抑制和改善的方法.介绍了使用IBIS模型的仿真步骤以及使用CADENCE公司的Allegro SPB软件,支持IBIS模型对反射和串扰的仿真,验证了其改善后的效果,可以直观地看到PCB设计是否满足设计要求,进而指导和验证高速PCB的设计.     

非理想逻辑输入对IBIS仿真的影响及改进方法

在高速数字电路端口建模标准IBIS的基础上,提出一种改进仿真电路结构和算法的方法,用于处理经由传输线传输的非理想信号影响IBIS驱动器仿真精度问题.简述了IBIS瞬态提取采的四波形算法,在IBIS驱动器模型中引入了表征输入影响的调制参数K,分析和比较了改进的模型与晶体管模型、B参数模型的仿真结果,以说明改进后精度的提高.     

基于Cadence软件的高速SDRAM的设计

论述了同步动态SDRAM与高速DSP处理芯片TMS320C6701接口的高速PCB板的设计过程。介绍高速PCB设计的思路和应用Cadence PSD高速PCB设计软件进行板上信号完整性分析的方法,通过对器件的IBIS模型进行仿真,依靠仿真结果指导设计和制作,并经过实际试验,其测试结果与仿真结果基本吻合。系统实现了最佳性能,提高了工作效率,缩短了研发周期。     

高速PCB 信号完整性仿真与分析

针对如何能缩短电路设计开发流程和提高设计人员工作效率,本文主要提出了如何有效解决信号完整性问题。 介绍了一种信号完整性分析的方法,使用IBIS 模型进行信号完整性分析,通过加载芯片的IBIS 模型对高速PCB 板进行 仿真,并对仿真结果进行优化分析,达到验证设计的目的。     

基于IBIS模型的信号完整性仿真分析

介绍了基于IBIS模型的信号完整性仿真分析的概念及其流程,并通过IBIS仿真分析了某型导弹安全控制器电路扳信号完整性,该电路板由数据前端处理和数据输出、数据处理器件、数据转换和缓存组成,适用于大型电路仿真。特别是对高速振铃和串扰进行情确的仿真,说明IBIS模型在电路板仿真分析中具有重要意义。     

400MHz高速数据采集系统的设计与实现

介绍了一种用ECL逻辑和TTL逻辑器件构成的高速数据采集系统,采样频率为400MHz。系统实现简单,工作稳定。对系统进行的性能测试表明其有效位数为6位以上,满足实际应用的需要,适用于高速数字信号处理领域。     

实时图像采集系统的FPGA逻辑设计与实现

提出了一种实时图像采集系统的设计方案。阐述了图像采集系统中的总线形成、高速缓存和SDRAM控制器3个关键技术,并给出了FPGA控制逻辑和实现方法。该系统时钟＞60 MHz,实现了多分辨率灰度和彩色图像的采集,像素时钟＞30 MHz,帧频没有限制。     

基于HyperLynx的高速DSP系统信号完整性仿真研究

高速系统设计中,信号完整性重要性日益突出.在研究高速DSP系统设计现状和信号完整性要求基础上,借助BIS模型和HyperLynx仿真软件,对基于TMS320C6416的高速视频编码系统进行了完善的信号完整性分析和仿真,详研究了系统中典型的端接和串扰解决方案.大量前仿真和后仿真实验保证了实际系统的正常工作,同时为工程实践提了有益借鉴.     

A monolithic digital clock-generator for on-chip clocking of customDSP's

This paper shows a robust and easily implemented clock generator for custom designs. It is a fully digital design suitable for both high-speed clocking and low-voltage applications. This clocking method is digital, and it avoids analog methods like phase locked loops or delay line loops. Instead, the clock generator is based on a ring counter which stops a ring oscillator after the correct number of cycles. Both a 385 MHz clock and a 15 MHz custom DSP application using the on-chip clocking strategy are described. The prototypes have been fabricated in a 0.8 μm standard CMOS process. The major advantages with this clocking method are robustness, small size, low-power consumption, and that it can operate at a very low supply voltage     

A 70-MHz 8-bit/spl times/8-bit parallel pipelined multiplier in 2.5-/spl mu/m CMOS

A design is presented for an 8-bit/spl times/8-bit parallel pipelined multiplier for high speed digital signal-processing applications. The multiplier is pipelined at the bit level. The first version of this multiplier has been fabricated in 2.5-/spl mu/m CMOS technology. It has been tested at multiplication rates up to 70 MHz with a power dissipation of less than 250 mW. Clock skew, a major problem encountered in high-speed pipelined architectures, is overcome by the use of a balanced clock distribution network all on metal, and by proper use of clock buffers. These issues and the timing simulation of the pipeline design are discussed in detail. Possible extensions and improvements for achieving higher performance levels are discussed. The conversion of the two-phase clocking scheme to an inherently single-phase clock approach is one possible improvement. A design using this approach has been simulated at 75 MHz and is currently being fabricated.     

An all-digital phase-locked loop for high-speed clock generation

An all-digital phase-locked loop (ADPLL) for high-speed clock generation is presented. The proposed ADPLL architecture uses both a digital control mechanism and a ring oscillator and, hence, can be implemented with standard cells. The ADPLL implemented in a 0.3-/spl mu/m one-poly-four-metal CMOS process can operate from 45 to 510 MHz and achieve worst case frequency acquisition in 46 reference clock cycles. The power dissipation of the ADPLL is 100 mW (at 500 MHz) with a 3.3-V power supply. From chip measurement results, the P/sub k/-P/sub k/ jitter of the output clock is <70 ps, and the root-mean-square jitter of the output clock is <22 ps. A systematic way to design the ADPLL with the specified standard cell library is also presented. The proposed ADPLL can easily be ported to different processes in a short time. Thus, it can reduce the design time and design complexity of the ADPLL, making it very suitable for system-on-chip applications.     

基于LOCO—I算法的星载图像无损压缩的FPGA实现

LOC0-I图像无损压缩算法是JPEG--LS标准的核心算法．文中针对于星载图像无损压缩的具体应用,充分利用了流水和并行技术,给出了基于该算法的高速星载图像无损压缩核的设计和实现．压缩验证系统实验结果表明,该设计可每周期处理一个像素,50MHz频率下数据处理速度可达400Mbps,满足星载图像无损压缩的实际要求．     

基于USB2.0的高速视频采集系统设计

介绍了基于USB2.0的高速视频采集系统的实现方法。通过介绍Philips视频解码芯片SAA7111以及USB通用接口芯片CY7C68013的性能特点,提出了基于USB2.0的视频采集系统硬件平台设计方案;讨论并给出了软件设计方法,诸如SAA7111初始化方案、如何使用状态机实现双帧轮换存储方式、各种时序控制、驱动程序设计以及应用程序设计等。对该采集系统测试分析,主频为27 MHz时,达到了158 Mbit/s的数据传输速率。     

A direct digital frequency synthesizer with high-speed current-steering DAC

A high-speed SiGe BiCMOS direct digital frequency synthesizer (DDS) is presented. The design in tegrates a high-speed digital DDS core, a high-speed differential current-steering mode 10-bit D/A converter, a serial/parallel interface, and clock control logic. The DDS design is processed in 0.35 μm SiGe BiCMOS standard process technology and worked at 1 GHz system frequency. The measured results show that the DDS is capable of generating a frequency-agile analog output sine wave up to 400+ MHz.