新型两步式高精度 TDC 的设计

时间数字转换器(TDC)是一种常用的时间间隔测量电路,广泛用于飞行时间(ToF)测量,频率测量等领域。针对传统TDC分辨率与测量范围相互制约的问题,基于SMIC 55 nm CMOS工艺提出了一种兼顾分辨率与测量范围的两步式TDC结构。该TDC第1级使用环形结构进行粗量化,以扩大测量范围;第2级利用延迟锁相环(DLL)结构精确控制压控延迟单元的延迟,以产生代表分辨率的延迟差,进而实现细量化,提高了分辨率。其中,设计了一种简便的时间余量求取算法,将第1级的粗量化误差准确传递到第2级。同时特别设计了第一级延迟单元的结构,以消除传统环形TDC中多路选择器(MUX)在信号循环过程中造成的延迟失配。仿真结果表明,该TDC的分辨率为4.8 ps,测量范围达到1.26μs,微分非线性(DNL)小于0.6 LSB,积分非线性(INL)小于1.8 LSB。     

基于 STR 的两级差分的高精度低功耗 TDC

随着集成电路工艺的发展和集成度的提高,电路延时显著降低,传统的时间数字转换器(TDC)的研究趋向于兼具高分辨率和高精度的电路设计。近年来,摩尔定律逐渐失效,物联网大背景下轻量化,微型化,低功耗的边缘设备得到了飞速发展,用于片上延时测量的微型化TDC的研究重点逐步转向高精度的低功耗设计。基于Xilinx Virtex-6 XC6VLX240T现场可编程门阵列(FPGA)开发平台,提出了一种以游标自定时环(vernier self timing ring, VSTR)代替直接计数法的粗测结构,和两条对称的延迟链组成的细测结构。通过边沿重合检测单元和锁存单元将粗测结构的游标STR与细测的对称延迟链结合,设计结果表明该结构量程可达到491 ns,分辨率为14.8 ps,最高精度为12.9 ps,功耗为0.068 W,说明了提出的两级差分结构具有高精度低功耗的特点。     

应用于 ATE 的时间测量单元设计

集成电路飞速发展对集成电路自动测试设备(ATE)中时间测量单元(TMU)的精度提出了更高的要求。针对这一问题,本文使用电子学引脚测试芯片MAX9979对数字IC施加激励和捕获响应,结合Xilinx Artix-7 FPGA内部固化的时间数字转换器(TDC)设计了一种高精度的时间测量单元。时间数字转换器采用粗、细计数结合的内插方法,粗计数由参考时钟为200 MHz的32位直接计数器实现;细计数由超前快速进位链(CARRY4)级联的延迟链构成,通过对CARRY4进行专用配置来减小其超前进位功能引起的测量误差,使用码密度校准法对延迟链进行校准。实验结果表明,TMU量程为21.475 s,平均分辨率为34.7 ps, DNL优于2.5 LSB,INL优于4.5 LSB,精度为39.7 ps。     

基于FPGA的单光子时间数字转换器设计

针对单光子计数器对高速飞行光子时间测量的高分辨率要求,传统的TDC在时间测量上存在误差较大的不足。本文设计了一种利用FPGA内部逻辑延迟单元Carry4级联构建延迟链的TDC。该方法首先使用子链平均的方式进行数据采样,避免数据“气泡”。其次,结合码密度测试和bin-by-bin校准将各级延迟单元宽度校准至接近均匀宽度,提高系统的测量精度。最后,通过Vivado软件仿真并烧录至ZYNQ7000进行板级测试,实验结果表明,该TDC能够在3 ns的动态时间范围内实现时间分辨率10.91 ps,差分非线性(DNL)范围为［-0.75, 1.01］LSB,积分非线性(INL)范围为［-1.74, 2.19］LSB。     

基于FPGA的高精度时间数字转换方法研究

高精度时间间隔测量是卫星授时、遥测及无源定位等领域中的一项关键技术,为此提出一种基于单片现场可编程门阵列(Field Programmable Gate Array,FPGA)实现时间数字转换(Time-to-Digital Conversion,TDC)的方法,详细介绍了延迟线内插法的结构及工作原理,分析并比较了几种实现延迟线的方法,给出了利用FPGA内部进位链实现抽头延迟线的技术细节,以Altera公司的CycloneIII系列FPGA芯片实现了TDC的模型设计,并通过时序仿真完成了对该TDC模型的性能测试,有效地提高了时间测量精度。最小测量精度达71ps,测量范围约为0.67s。     

基于时空关系的高分辨率时间数字转换器

本文介绍了一种利用时空关系来提高测量时间间隔精度的时间数字转换器(TDC),该转换器用固定长度的抽头传输线作为量化延时单元,对短时间间隔进行量化,其主要分为传输线、缓冲器和重合检测电路三个部分,本文对此进行了深入分析。这种时间数字转换器的一个优点是容易集成,我们做了个原型机来验证这个原理,在该原型机中使用印刷电路板上的微带线作为延迟线,最后实现了82ps的测量精度。     

高精度数字信号中和器的设计与实现

本文介绍了一种基于超高速数据采集技术的高精度时间间隔测量系统的设计。基于对高精度时间测量应用背景下,时间-数字转换器（Ti me-to-digital Converter,TDC）与数字信号中和器（Digital Signal Averager）优缺点的对比,本文并提出了一种高精度数字信号中和器的设计方案。完成了前端信号调理、超高速数据采集、高速时钟产生、FPGA硬件算法设计、USB2.0接口等模块设计。测试结果表明本系统最小时间分辨率334ps,测量范围0～20us,可广泛应用于高精度时间间隔测量领域。     

500 MS/s 12位流水线ADC的设计研究

在超高速高精度模数转换器(ADC)设计中,低压运算放大器及其数字辅助校准算法至关重要。基于40 nm CMOS工艺、工作电压1.1 V,设计了一款500 MS/s、12位流水线ADC。系统采用前端无采保结构及低压级间运算放大器以降低系统功耗。本文提出了一种基于数字检测的算法校准级间增益和电容失配误差,使用较小的面积和功耗有效提高了ADC的整体性能。本数字校准方案将ADC的差分非线性(DNL)和积分非线性(INL)从2.4 LSB和5.9 LSB降低为1.7 LSB和0.8 LSB。对于74.83 MHz的正弦信号,校准技术分别实现了63.14 dB的信号-失真噪声比(SNDR)和75.14 dB的无杂散动态范围(SFDR),功耗为123 mW,满足设计指标,证明了带有数字校正的低压流水线ADC设计的有效性。     

基于CPLD和浮点放大器的数据采集系统设计

采用浮点放大器和CPLD设计了多通道数据采集系统.其中浮点放大器根据输入信号范围,选择适当的放大倍数,保证了数据采集系统的动态测量范围;CPLD具有丰富的内部资源和大量I/O管脚,处理速度快,可实现灵活多变的控制流程;双端口RAM作为A/D转换与CPU之间的桥梁,为高速数据吞吐提供了有力的硬件支持;结合以上几方面的优势,系统总体上实现了高速、高精度数据采集.     

一种基于时间数字转换器的瞬时测频技术

为了提高数字计数式瞬时测频的精度,提出了一种采用时间数字转换器（TDC）进行瞬时测频的新技术。通过对脉内的被测信号脉冲个数进行计数,并利用TDC测量输入信号的脉宽,可得到被测信号频率。在 FPGA 中设计了测频的基本时序,并完成了对TDC的控制和数据计算。为了提高瞬时测频机工作的稳定性,设计了TDC的校准方法,通过在测量间歇期插入标准脉宽信号进行测量,以修正T DC的漂移。经测试表明,对于脉宽1μs、载频频率为1～2GHz的输入信号,该技术的测量精度约为0．3MHz,测量时间小于1μs。     

Low‐power,latch‐based multistage time‐to‐digital converter in 65 nm CMOS technology

In this paper, a low‐power and high‐resolution latch‐based time‐to‐digital converter (TDC) based on a multistage scheme is proposed. The proposed multistage TDC includes coarse, middle, and fine stages. The coarse stage is a new design of the flash TDC that is implemented by latches without using the delay cell. Also, the middle stage is a new design of the Vernier TDC with employed latches. The fine stage comprises parallel latches with different input loads.     

A 1‐Gbps reference‐less burst‐mode CDR with embedded TDC in a 65‐nm CMOS process

A reference‐less all‐digital burst‐mode clock and data recovery circuit (CDR) is proposed in the paper. The burst‐mode CDR includes a coarse and a fine time‐to‐digital converter (TDC) with embedded phase generator. A low‐power current‐starved inverter is employed as the delay unit of the fine TDC to acquire the high measurement resolution. A calibration method to diminish the inherent delay is used to reduce the quantization error of the recovery clock. The proposed CDR is fabricated in a 65‐nm CMOS process. Experiment results show that the CDR operates from 0.9 to 1.1 Gbps and have a 13‐bit consecutive identical digits (CIDs) tolerance.     

An all‐digital DLL with duty‐cycle correction using reusable TDC

This paper presents the design of an all‐digital delay‐locked loop (ADDLL) with duty‐cycle correction using reusable time‐to‐digital converter (TDC). The proposed ADDLL uses a reusable TDC for achieving a wide‐operating frequency range. In addition, it achieves the frequency doubling output clock easily by changing the quantization interval. It is implemented in a 0.18‐µm complementary metal‐oxide semiconductor technology. This circuit corrects the duty cycle and synchronizes the input and output clocks in 10 clock cycles. The output duty cycle is corrected to 50 ± 1.5% as the input duty cycle ranges from 25% to 75%. The acceptable input frequency range is from 300 to 900 MHz without frequency doubling. The acceptable input frequency range is from 150 to 450 MHz when using frequency doubling. It dissipates 6.2 mW from a 1.8‐V supply at 900 MHz. The peak‐to‐peak and RMS jitters at 900 MHz are 14 and 1.8 ps, respectively. Copyright © 2015 John Wiley & Sons, Ltd.     

A 0.008‐mm2, 35‐μW, 8.87‐ps‐resolution CMOS time‐to‐digital converter using dual‐slope architecture

This paper presents a high resolution time‐to‐digital converter (TDC) for low‐area applications. To achieve both high resolution and low circuit area, we propose a dual‐slope voltage‐domain TDC, which is composed of a time‐to‐voltage converter (TVC) and an analog‐to‐digital converter (ADC). In the TVC, a current source and a capacitor are used to make the circuit as simple as possible. For the same reason, a single‐slope ADC, which is commonly used for compact area ADC applications, is adapted and optimized. Because the main non‐linearity occurs in the current source of the TVC and the ramp generator of the ADC, a double gain‐boosting current source is applied to overcome the low output impedance of the current source in the sub‐100‐nm CMOS process. The prototype TDC is implemented using a 65‐nm CMOS process, and occupies only 0.008 mm². The measurement result shows a dynamic range with an 8‐bit 8.86‐ps resolution and an integrated non‐linearity of ±1.25 LSB. Copyright © 2016 John Wiley & Sons, Ltd.     

一种微电流测量方法的研究

为实现一种高准确度、快速、稳定测量微电流信号的方法,从而运用开关调制、低通滤波、运放反馈、多级放大、差分、状态判别电路等构成整个测量系统,解决了多级放大与运放电路饱和的问题,提高了测量系统的信噪比。设计出最小量程10pA,最小分辨率0.5pA,准确度可达0.5级的微电流测量仪。试验结果表明,影响微电流测量的主要因素是工频干扰和电路失调,设计所采用的低通滤波、屏蔽能够有效抑制工频噪声;开关调制放大电路、差分电路能够有效消除电路失调带来的测量误差。     

Run-time calibration scheme for the implementation of a robust field-programmable gate array–based time-to-digital converter

In this study, we propose a robust field-programmable gate array (FPGA)–based time-to-digital converter (TDC) with run-time calibration. A code density test was used for differential nonlinearity (DNL) calibration to deal with nonuniformity in delay cells. The proposed calibration scheme is implemented as a four-step finite state machine (FSM) for run-time calibration. We implemented the TDC with the proposed run-time calibration circuit on the Xilinx 65-nm FPGA platform. This improved the DNL and integral nonlinearity (INL) values over those obtained using a TDC without run-time calibration circuit. The DNL and INL values at a time resolution of 46.875 picoseconds were [−0.68, 1.04] and [−4.27, 2.27] least significant bits, respectively. More than 30% DNL and INL improvements are achieved for the TDC with calibration circuit. The results obtained at temperatures of 27°C to approximately 70°C indicated that the proposed run-time calibration circuit enhanced the capability of the FPGA-based TDC against temperature effects. The FPGA-based TDC with the proposed run-time calibration FSM provides robust high-resolution performance suited for a range of scientific applications.     

基于FPGA的精密时间测量系统设计

设计了一种在FPGA中基于时间内插技术而实现的高精度时间测量系统。在分析传统数字计数法原理与误差的基础上,从误差源头出发,为精确测量“细”时间即传统数字计数法中待测信号上升沿与下一个计数时钟上升沿的时间差,提出用4个同频、相位依次相差45°的内插时钟测量,通过待测信号上升沿锁存4个内插时钟状态来估算这部分时间差。“粗”时间用高速时钟直接计数,可以保证有大的测量量程,详细分析了该方法测量原理误差。通过实验验证表明,精度高达312.5 ps,误差小于300 ps,该设计具有测量范围大、测量精度高、占用资源少、体积小等优点。     

一种高精度流水线 ADC 系统设计与建模方法

针对传统模数转换器(analog to digital convertor,ADC)设计复杂度高、仿真迭代时间长的问题,提出了一种高精度 ADC系统设计与建模方法。该方法以10 bit 50 MHz 流水线 ADC为例,首先选取分离采样架构,进行电路的s 域变换理论分 析;其次对电路中各种非理想噪声的表达式进行精确推导,根据系统中的运放功耗指标进行参数优化;最后分别在 MATLAB 和 Cadence 软件中建立模型,进行100点蒙特卡洛仿真。仿真结果表明,在 TSMC180 nm工艺失配下,该流水线 ADC有效位 数达到9.70 bit, 无杂散动态范围维持在76 dB 附近,微分非线性在0.3 LSB以内,积分非线性在0.5 LSB以内,核心功耗在 8mW, 该分析方法在保证流水线 ADC 优异性能的同时,大幅提高了设计效率。     

一种大电容测量中模拟小信号放大电路的设计

在大电容测量中,对大电容上的取样电压信号进行放大处理是最为关键的环节,其设计的优劣直接关系影响到测量系统的准确度.在对现有微弱信号放大器研究的基础上,设计出一种小信号放大电路,该放大电路以高精度的仪器仪表放大器AD623为核心器件,可根据输入电压信号的大小选择不同的增益,实现了1 mV～1 V范围内电压信号的精确放大,同时该放大器还具有抑制共模干扰、抑制温漂、稳定性好、抗干扰能力强的优点.对该电路做了详细的理论分析和实验论证,实验结果表明该放大器完全可以满足大电容测量的需要,在电子测量领域具有较高的实用价值.