一种基于线性增强TDC的ADPLL设计

锁相环作为片内高速时钟的提供者,在现代电路中至关重要。提出了一种全数字锁相环的设计方案,输出频率为250 MHz,锁定时间为2 μs,峰峰抖动为76 ps,与传统锁相环相比,具有面积小、功耗低、可移植性好、抗干扰能力强等优点。时间数字转换器(TDC)是全数字锁相环的重要组成部分,采用线性增强算法后,与现有TDC相比,具有动态范围大、分辨率高等特点,且大大减小了积分非线性。     

一种自校准全数字TDC的设计

随着工艺技术的进步,基于CMOS工艺的全数字时间数字转换器(TDC)受到了广泛关注,在测量、测距、计量等领域得到了广泛应用。提出了一种具有自校准算法、结构简单、测量精度稳定的全数字TDC设计方案。可通过专用全数字集成电路设计流程进行快速设计并实现,电路具有面积小、功耗低、成本低、可移植性强等优点。使用Verilog HDL语言进行RTL级描述,运用Design Compiler进行综合,产生门级网表,通过VCS和Hspice进行仿真验证。应用自校准算法后,与现有的TDC设计方法相比,电路的INL得到了明显提高,满足大量程、稳定精度的测量要求。     

一种应用于TDC的低抖动延迟锁相环电路设计

本文采用双延迟线和防错锁控制结构,结合对电荷泵等关键模块版图对称性的匹配控制,设计了一种针对（Time-to-Digital Converter,TDC）应用的宽动态锁定范围、低静态相位误差延迟锁相环（Delay-Locked Loop,DLL）电路.基于TSMC 0.35μm CMOS工艺,完成了电路的仿真和流片验证.测试结果表明,DLL频率锁定范围为40MHz-200MHz;静态相位误差161ps@125MHz;在无噪声输入的理想时钟驱动下,200MHz频率点下的峰-峰值抖动最大为85.3ps,均方根抖动最大为9.44ps,可满足亚纳秒级时间分辨的TDC应用需求.     

一种用于低功耗TDC系统基于D触发器链的TDC使能电路

时间数字转换器(Time-to-Digital Converter, TDC)是全数字锁相环(All-Digital Phase-Locked Loop, ADPLL)中的一个重要模块,其功耗也是ADPLL系统总功耗的主要部分。针对伪差分反相器链结构的TDC,提出了一种功能不受亚稳态影响的基于D触发器链的TDC使能电路,并对TDC的结构进行改进,以降低TDC系统的功耗。采用SMIC 0.18 μm CMOS工艺对电路进行设计和仿真,仿真结果表明,TDC系统的功耗可以降低74%以上。     

一种具有相位转换模块的全数字延迟锁相环设计

采用开-闭环结合模式的全数字延迟锁相环(ADDLL)兼具快速锁定优势和动态跟踪能力.将相位转换技术应用在一种具有双精度延迟线的开-闭环结合ADDLL中,可将其延迟链中的延迟单元数量减少一半,并减少时间数字转换器所需的触发器个数.运用中芯国际55 nm工艺的仿真结果表明,在1.25 GHz工作频率下,提出的结构仅需10个...     

一种基于GRO TDC的高精度片上电源噪声监测方法

介绍了一种以数字模块为主的高精度片上电源噪声监测方法。该方法使用基于门控环形振荡器(GRO)的时间数字转换器(TDC),并有效地利用GRO每一级的信息,可得到比只利用GRO一级作为输出的方法高29倍的精度。基于65nm CMOS工艺,实现了该电源噪声监测器电路,有源区面积为0.014mm2,在1V电源电压下功耗为1.05mW。     

基于延迟锁定环技术的数字脉宽调制器的设计与实现

介绍了一种新型的基于数字延迟锁定环DLL(Delay Lock Loop)技术的混合数字脉宽调制器DPWM(Digital Pulse Width Modulator)结构,该结构用可编程延迟单元PDU(Programmable Delay Unit)构成延迟线,通过DLL调节算法,动态地调整PDU的延迟时间,从而消除了延迟线的延迟时间受工艺、温度、工作电压的影响,提高了PWM的调节线性度,适用于数字控制开关式电源SMPS(Switched-Mode Power Supply),可以大幅度的提升系统的性能。同时,此种结构的DPWM适合FPGA验证和流片实现。采用CMOS 0.18μm工艺对所提出的结构进行了设计与实现,DPWM占用面积0.045 7 mm2,芯片测试结果非常好,可以进行工程应用。     

一种可编程的数字式延迟器

本文介绍了玫种可编程数字延迟器的工作原理及其电路实现，它可以在２μｓ－２５６ｍｓ的范围内，以４μｓ间隔为步长对输入的数字脉冲信号进行延迟处理。     

一种基于FPGA的时钟相移时间数字转换器

提出了一种基于Xilinx Virtex-5 FPGA的时钟相移采样(SCS)时间数字转换器(TDC)。利用Virtex5内部的时钟管理模块(CMT)产生16路固定相移的时钟信号,经过16路D触发器对输入信号同时进行采样量化。与传统的基于抽头延迟链结构相比,所用资源更少,性能更加稳定。仿真结果表明,该TDC的精度高于64 ps,占用数字时钟管理(DCM)与锁相环(PLL)资源小于20%,积分非线性(INL)和微分非线性(DNL)都小于0.3 LSB。     

用于高重复率激光测距系统的环状传递延时式时间数码转换器

本文报导一种创新的“环状传递延时式”单芯片时间数码转换器,由于线性度优异,测量“预时段”极短,故适用于高重复率光学飞时测距应用,例如扫瞄式三维测量激光雷达。使用一种简单的电路让循环脉冲第一周均回复其脉宽,使可转换的时间长度不会如以往装置因脉冲之前沿与后沿前进速度不同而受到限制。使用讥售可编程逻辑片所制造之原型样机。实验测得「之微分误差小于１１５ｐｓｅｃ,非线笥度小于０．３１％,而最长可测时间只受限     

A Low-Noise Wideband Digital Phase-Locked Loop Based on a Coarse–Fine Time-to-Digital Converter With Subpicosecond Resolution

This paper presents the design of a digital PLL which uses a high-resolution time-to-digital converter (TDC) for wide loop bandwidth. The TDC uses a time amplification technique to reduce the quantization noise down to less than 1 ps root mean square (RMS). Additionally TDC input commutation reduces low-frequency spurs due to inaccurate TDC scaling factor in a counter-assisted digital PLL. The loop bandwidth is set to 400 kHz with a 25 MHz reference. The in-band phase noise contribution from the TDC is -116 dBc/Hz, the phase noise is -117 dBc/Hz at high band (1.8 GHz band) 400 kHz offset, and the RMS phase error is 0.3deg.     

一种用于高速流水线ADC的数字延迟锁相环电路

给出了一种应用于高速流水线A/D转换器的数字延迟锁相环电路.该电路的锁定过程采用顺序查找算法,设计了锁定检测窗口,用来判断延迟后的输出时钟信号是否满足锁定条件,根据检测结果即时调整延时大小,能有效避免误锁现象,准确完成延迟锁相功能.该数字延迟锁相环采用SMIC 0.18 μm 1.8 VCMOS工艺实现,频率范围为40～250 MHz.在输入最大频率下,仿真的锁定时间约为690 ns,抖动约为1.5 ps.     

高精度电流舵型D/A转换器线性度测试技术

线性度是D/A转换器静态误差的重要指标,包括积分非线性误差和微分非线性误差两个参数.高速高精度D/A转换器线性度的测量需要考虑较多因素,包括仪表精度、D/A转换器输出端接方式,甚至负载热效应等.提出了一种结合D/A转换器内部设计结构,并使外部负载的影响降至较低水平的最优线性度测试方法.该方法减少了发码数量,提高了测试效率,并且降低了负载温漂导致的热失衡所引入的误差.     

一种高线性度14位40 MS/s流水线A/D转换器

设计了一个14位40 MHz、100 dB SFDR、1.8 V电源电压的流水线A/D转换器(ADC).采用增益自举密勒补偿两级运放,可在保证2 Vpp差分输出信号摆幅的前提下获得130dB的增益,有效地减小了运放有限增益的影响;同时,采用冗余位编码技术和动态比较器,降低了比较器失调电压的设计难度和功耗.该设计采用UMC 0.18 μm CMOS工艺,芯片面积为2mm×4 mm.仿真结果为:输入满幅单频9 MHz的正弦信号,可以达到100 dB SFDR和83.8 dBSNDR.     

A high-precision and 10 bit two-step Time-to-Digital Converter for TOF application

A two-step high-precision Time-to-Digital Converter(TDC), integrated with a Single-Photon Avalanche Diode(SPAD), used for Time-Of-Flight(TOF) application, has been developed and tested. Time interval measurement is performed by the coarse counter and fine interpolator, which are utilized to measure the total periods and the residue time of the reference clock, respectively. Following a detail analysis of time precision and clock jitter in the two-step structure, the prototype TDC fabricated in GSMC 1P6M 0.18 μm CMOS Image Sensor(CIS) technology exhibits a Single-Shot Precision(SSP) of 11.415 ps and a dynamic range of 216.7 ns. In addition, a pixel of the chip occupies 100 μm×100 μm, and the measured Integral Nonlinearity(INL) and Differential Nonlinearity(DNL) are better than ±0.88 LSB and ±0.67 LSB, respectively. Meanwhile, the overall power consumption of the chip is 35 mW at 1.8 V power supply. Combined with these characteristics, the designed chip is suitable for TOF-based ranging applications.     

基于DLL的MC-SS系统同步新算法

构建了多载波扩频(Multi-carrier Spread Spectrum,MC-SS)系统的收发端模型,并对模型进行了简要地分析。针对MC-SS技术现有的符号同步方法,提出了一种基于扩频信号结构的MC-SS系统符号同步新算法。该算法利用MC-SS系统的时域结构,直接在不进行快速傅里叶变换(Fast Fourier Transform,FFT)变换下对时域信号进行捕获、跟踪。采用多次驻留的搜索、捕获算法得到符号同步的初始同步位置,然后采用延时锁定环(Delay-Locked Loop,DLL)进行相位的精密跟踪。通过仿真分析表明该同步方法同步精度高,易于实现。     

应用于激光飞行时间(TOF)测量的时间数码转换器芯片

高精度、高速、体积小、低功耗的定时器为激光飞行时间测量应用的关键部件.在单一程式逻辑芯片上成功制作具备上述优点且内含自我校准电路的完整时间数码转换器,使用最近提出的"分支式传递延时(PD)链"作时间内插,对不足计时周期的时段作细分计量.实验证实线性度达0.23%,比传统"单线式"PD链提高10倍,且其线性不受温度与电压影响.单发分辨率为1.459 ns,多发统计分辨率大约0.7 ns.本文也提出了分辨率提高到0.1 ns的方法.     

一种0.6 V低压两级时间数字转换器

研究了用于超低功耗全数字锁相环(ADPLL)的时间数字转换器(TDC)在近阈值电源电压下的工作原理,提出了一种近阈值电压时间转换器。采用两级量化的TDC,通过时间放大器对量化余量进行放大,实现二次量化。针对TDC低压下的功耗、速度问题,实现了一种增益可扩展的时间放大器,提高了时间分辨率。基于130 nm CMOS工艺的仿真结果表明,两级量化时间数字转换器的分辨率为2.5 ps,动态范围为640 ps,微分非线性(DNL)最大值为0.9 LSB,积分非线性(INL)最大值为2.3 LSB。4倍时间放大器的增益误差为8.2%。