基于FPGA的高速流水线FFT算法实现

提出了在FPGA（现场可编程门阵列）上实现1024点基4-FFT（快速傅里叶变换）算法的设计方案。方案对FFT算法的核心单元即蝶形运算单元的结构进行了分析和优化,用一个复乘器通过时序控制实现了和3个复乘器同样的效率,而且对整个算法的流程采用了流水线式的工作控制方式,不仅节省了FFT在FPGA上实现时占用的硬件资源,并且极大地提高了算法的运算效率。最后给出了仿真实验结果,并同MATLAB的FFT运算结果进行了对比。结果显示,在100MHz时钟条件下,本方案完成1024点的基4．FFT运算仅需51．28μs,完全满足高速FFT运算的实时性要求。     

基于FPGA的FFT处理器设计与实现

文章设计并实现了一个基于FPGA的FFT运算处理器,充分利用了FPGA并行运算的优点。对FFT算法原理和特性做了详细描述,然后对硬件结构和RTL级的设计做了具体阐述,最后给出了FPGA实现及前后仿结果,验证了整个系统以及各功能模块的正确性。     

基于FPGA的FFT处理器设计

在OFDM系统中，调制和解调是通过FFT来实现的，FFT算法的实现是实时高速信号处理系统设计中的难点。针对FFT在OFDM通信系统中的实际应用，提出了一种切实可行的基于FPGA（现场可编程门阵列）的FFT实现方法与硬件结构。论文重点介绍FFT控制模块的设计原理，设计了一种新的FFT控制器结构，并采用Quartus对控制器做了详细的仿真研究。结果表明控制器使蝶形运算、读取数据、存储数据等操作协调一致，而且提高了系统的处理速度，在计算和数据通信间取得了平衡。     

WFTA算法的FPGA设计与实现

Winograd傅里叶变换算法（WFTA）利用旋转因子W的特性对其进行分解,能够把FFT运算中乘法次数降到最低,是一种高效且资源占用相对较少的FFT实现方法。以256点分解为两维16×16点的小数组WFTA进行运算为例介绍了大数组WFTA算法的FPGA设计与实现方案。仿真测试表明,所设计的256点FFT处理器,乘法器资源消耗仅为基-2FFT的1/2、基-4FFT的2/3,且在100 MHz主时钟频率下完成运算仅需5.8μs,满足FFT处理器的高速实时性要求。     

DRM系统中OFDM解调的高效实现

针对全模式DRM接收机,设计了一种混合结构的非2幂次FFT,以解调其OFDM信号。提出的方案综合运用了WFFA算法、同址乱序PFA算法和可变流模式基2点FFT算法。48kHz过采样策略简化了FFT结构。试验结果表明,存储器和基2点FFT的复用极大地减少了FPGA的硬件资源消耗,降低了便携式接收机的成本和功耗。     

1M点FFT算法的FPGA设计与实现

采用可编程门阵列（FPGA）实现FFT算法,增加了信号处理的实时性。针对高速宽带信号的谱分析,提出了一种采用FPGA计算1M点FFT的实现方法,并对运算结果进行了测试验证。该成果同样适用于窄带信号的细微特征分析。     

基于CORDIC算法的流水线型FFT处理器设计

首先分析了基二FFT算法的原理以及在FPGA上实现FFT处理器的硬件结构。其次详细研究了在FPGA上实现FFT的具体过程,利用CORDIC算法实现了旋转因子乘法器,解决了整体设计过程中主要面对的几个关键问题,最终利用Verilog编程实现了基二流水线型FFT处理器,利用MATLAB与MODELSIM结合仿真结果表明该设计满足FFT处理器的基本要求,在10 MHz的采样率下完成32点FFT只需要14.45μs,设计方法也简单易行,具有一定的推广价值。     

快速傅里叶变换在FPGA上的实现

从FFT算法出发详细说明了算法原理,并对三种实现FFT算法芯片进行比较,确定选择FPGA芯片进行设计.详细说明了英特尔的FFT IP核相关内容,并结合FFT核的控制要求完成设计,最后利用仿真实验与板级验证实验的结果验证了设计方案的可行性.     

SSCA算法中FFT模块的设计与实现

该文介绍了高效循环谱估计算法SSCA（Strip Spectral Correlation Algorithm）中FFT模块的重要作用,给出了一种FFT模块的设计和实现方案。该方案采用定常构形算法,可以很好地满足SSCA算法对FFT核心模块的并行化以及高速运算要求,同时数据处理采用流水线工作方式,大大提高了FFT模块的连续处理数据能力。仿真测试表明,该方案能够满足SSCA算法对FFT模块的运算要求。     

OFDM系统中FFT算法的FPGA设计与实现

针对FFT算法在OFDM系统中的应用,对一般的FFT算法进行比较分析,设计了一种便于FPGA硬件实现的基4 FFT算法结构。该实现结构的设计以简化电路结构,节省硬件资源,便于扩展维护为目的,以第一级运算为基础实现多级FFT运算,采用了电路复用技术,以一种新的数据排序方式实现正序输入,正序输出,简化旋转因子的排列,并对一些相关的关键技术进行了设计改进。本设计在ISE10.1平台采用VHDL语言编程实现,并通过了仿真验证。