一种高速LVDS接收电路的设计

提出了一种内置失效保护功能的高速低压差分信号(Low Voltage Differential Signaling,LVDS)接收电路。该电路不仅解决了传统电路结构在电源电压3 V或更低时不能满足LVDS标准规定的输入共模电压范围内(0.05~2.35 V)稳定工作的问题,而且还可以直接作为LVDS接口电路的输入级使用,节省了外接保护电路。基于SMIC 0.18μm CMOS工艺模型库,用spectre进行仿真,在输入共模电压范围内工作稳定,传输速率达到1 Gbps。     

一种高速LVDS驱动电路的设计

介绍了一种采用0.18μm CMOS工艺制作的高速(500MHz)LVDS驱动电路.分析了开关时序和共模反馈对电路的影响,采用开关控制信号整形电路和基于\"主-从\"结构的共模设置电路,得到适当的开关时序和较好的共模电平设置,使LVDS输出电路具有更小的过冲电压和更稳定的共模电平.该LVDS驱动电路用于1GHz 14位高速D/A转换器芯片.样品电路测试结果表明,输出速率在500MHz时,LVDS驱动电路的指标满足IEEE-1596 reduced range link标准.     

一种2.5 Gb/s LVDS接收器设计

基于SMIC 0.18 μm 1P6M 标准CMOS工艺,设计了一种2.5 Gb/s LVDS接收器电路。仿真结果表明,所设计的LVDS电路参数符合LVDS标准,LVDS接收器的输出信号上升沿抖动约为0.76 ps,有效版图面积约为(83×44) μm²,能应用于高速数据接口。     

一种应用于高速数据通信的LVDS接收器设计

提出了一种应用于高速数据通讯的低电压差分信号(LVDS)接收器电路设计,符合IEEEStd.1596.3-1996(LVDS)标准,有效地解决了传统电路在低电源电压下不能满足标准对宽共模范围的要求以及系统的高速低功耗要求。电路采用65nm 1P9M CMOS Logic工艺设计实现,仿真结果表明该接收器电路能在符合标准的0V-2.4V的宽输入共模电平下稳定工作,在电源电压为2.5V的工作条件下,数据传输速率可以达到2Gbps,平均功耗仅为3mW。     

一种高速低功耗LVDS接收器电路的设计

介绍了LVDS系统链路结构及数据传输原理,分析了LVDS标准对接收器电路的需求,文中基于65 nm 数字CMOS工艺设计,实现了一种高速低功耗LVDS接收器电路。仿真结果表明,在2.5 V电源电压工作下,该LVDS接收器具有2 Gbit·s^-1的数据传输速率,平均功耗为3 mW。     

一种低压、恒增益Rail-to-rail运算放大器的设计

文章设计了一种低压、恒定增益、Rail-to-rail的CMOS运算放大器。该放大器采用直接交迭工作区的互补并联输入对作为输入级,在2V单电源下,负载电容为25pF时,静态功耗为0.9mW,直流开环增益、单位增益带宽、相位裕度分别为74dB、2.7MHz、60°。     

高速时钟驱动电路的优化设计

随着系统电路工作频率的不断提高,在应用中对系统互连和电路间的时钟传输提出了更高的要求。提出了一款基于LVDS(低压差分信号)接口的时钟分路驱动电路,该电路可输出四路时钟信号,工作频率在2 GHz以下,电路采用了0.13μm CMOS工艺,电源电压为3.3 V,内部集成了LDO电路。主要阐述了如何通过内部预加重电路,共模电压稳定电路,占空比调整电路等模块来优化电路的性能,并配合仿真进行了相关的分析。     

一种具有共模反馈的低抖动LVDS驱动器

LVDS即低压差分信号,因其固有的优点在对信号完整性及共模特性要求较高的系统中得到了越来越广泛的应用.由于非理想传输线和焊盘寄生效应的影响,输出波形有抖动且共模电压无法稳定.设计的LVDS驱动器采用一种新型预加重技术,通过引入高频极点的方法降低输出抖动,输出较为平滑的波形;而且共模反馈可以稳定共模电压.在0.18μm的工艺下,抖动减小70mV,共模电压偏移小于0.46%.     

一种高速LVDS接口的存储器设计

此存储器设计是基于已有SRAM基础上增加外围LVDS接口和一些数据处理电路而改进的一种新型存储器。它应用一些有LVDS接口的高速AD上,可直接接收AD过来的数据,写入到存储器中,然后通过LVDS接口进行读操作。此存储器的时钟为500MHz,存储容量为4Mbits,支持数据单沿采样和双沿采样,采用QFN88封装,面积2.5mm*3mm。     

高速LVDS收发芯片的设计

本文设计了一种新型低功耗LVDS（Low Voltage Differential Signaling）收发电路。对比于传统的发射电路,本次设计片内集成了共模反馈控制,同时为了提高该电路的工作速度,还设计了一个电流补偿电路来改善输出的时延特性,使得其最高工作速率能达到622Mb/s;而在接收电路方面,该设计解决了传统LVDS接收电路在共模信号输入范围大时性能不能满足要求的问题。另外,此接收电路还支持失效保护功能。该收发一体芯片已采用华润上华科技有限公司（CSMC)0.5µm CMOS工艺流片。测试结果表明,发送电路的最高工作速率超过622Mb/s,5V电源电压下静态工作电流仅为6mA。接收电路在宽的共模输入电压范围（0.1～2.4V）及低达100mV的差模输入信号条件下均能稳定工作。在400 Mb/s的最高工作频率下,静态工作电流仅为1.2mA。芯片满足TIA/EIA-644-A标准,可以应用于LVDS收发系统。     

一种恒定跨导输入放大器

随着低电压系统的广泛应用和对性能要求的提高，要求输入跨导放大器具有宽输入电压动态范围。文章论述了一种较为简单的电路可以实现宽摆幅恒定跨导，包括主跨导放大器、负跨导放大器和求和电路。电路模拟证明这种简单结构具有很高的共模电压输入范围和很低的谐波失真。     

基于FPGA和LVDS技术的光缆传输技术

为了解决弹上记录器和地面测试台之间高速数据流远距离传输问题,提出一种利用低电压差分信号（LVDS）接口器件实现数据远距离传输的设计方案。实验证明该方案传输速度达到20Mb／s,传输距离达到300m,传输速度和传输距离得到显著提高。该优秀的长线传输技术已成功应用于在某项目中。     

一种具有预驱动电路的低抖动LVDS驱动器

传统LVDS驱动器由于电源不稳定、驱动器与传输线之间阻抗不匹配等不良因素的影响,输出波形会出现抖动,质量下降.在传统LVDS驱动器的基础上,设计了一种新颖的LVDS驱动电路.该电路采用预驱动技术,控制输出电压的翻转和减少总输入电容,输出波形较为平滑.采用0.18μm工艺对电路进行仿真.结果显示,电路输出波形摆幅为0.345 V,输出共模电压为1.17V,总输入电容为72 fF.     

一种前馈型全摆幅恒跨导准恒增益CMOS运放设计

设计了一种适合在低电源电压下工作的前馈型输入级放大结构，在全摆幅的动态工作范围内，输入级跨导保持不变，采用负载电流补偿以保证增益近似恒定，输出采用前馈型AB类输结构，实现全摆幅输出。     

差分放大电路原理分析

差分放大电路是模拟电子技术教学中的难点。本文系统地分析总结了对称差分放大电路的基本原理,定义了差分放大电路的基础概念,提出了本征放大电路及本征参数等相关概念,分析了三种差分放大电路实例,可以有效帮助学生理解掌握相关理论知识,解决学生构建差分放大电路知识体系的困难。     

LVDS的电磁兼容性分析

介绍了LVDS（低电压差分信号）的工作原理及电路结构。根据其工作原理和电路结构,结合LVDS的信号特征和数字信号的频域分析,分析LVDS抗电磁干扰的能力和辐射发射,举例估算LVDS的电流环的差模辐射、电流环的共模辐射和开路线的共模辐射。 LVDS的电磁兼容性分析表明LVDS能够适应复杂电磁环境。     

低电压低功耗密勒OTA仿真设计

设计了一种电源电压低于阈值电压的低电压、低功耗、输入/输出全摆幅的密勒运算跨导放大器(OTA),采用衬底驱动差分对和直流电平偏移技术,使MOS器件工作在亚闲值区,降低了对电源电压VDD的要求,且输入/输出摆幅也能实现轨对轨.采用台积电(TSMC)0.35 μm标准n阱CMOS工艺BSIM3V3模型对此OTA进行了HSPICE仿真实验.结果表明,当VDD为600mV时开环增益A0为70.4 dB,不但此OTA输入/输出摆幅轨对轨,而且其功耗PD只有420 nW,从而实现了低压低耗的设计目标,可用于便携式产品的电子电路设计中.     

宇航用千兆LVDS传输线等长试验研究

LVDS(低压差分信号)技术广泛地应用于对低抖动、信号完整性和共模特性要求较高的系统中。为了确保LVDS信号传输的完整性,对宇航用千兆LVDS传输线(差分线对两绝缘线)等长与否对所传输信号的衰减以及对内延时差的影响进行了试验研究。研究结果发现:两差分传输线非等长是宇航用千兆LVDS传输线中差分信号传输质量下降的主要原因之一,而控制等长的重要工序为对绞,控制手段为张力一致;在传输2Gb/s LVDS信号时,宇航用千兆LVDS传输线中两差分传输线的长度偏差应小于1.6mm。     

基于FPGA的LVDS高速差分板间接口应用

随着ADC器件速率的提高以及FPGA、DSP器件运算速度的提升,高速AD和信号处理系统之间需要进行高速、稳定的数据传输,原来广泛应用CPCI以及FDPD高速总线的带宽已经无法满足宽带接收机的数据传输速率要求,成为影响接收机性能的新瓶颈.针对这一情况,提出了一种基于LVDS差分接口的DDR传输接口,解决了这一瓶颈,并且在实际硬件平台上进行了FPGA实现,达到了18.4 Gbit/s的接口速率.