800Mbps准循环LDPC码编码器的FPGA实现

本文提出了一种准循环低密度奇偶校验码的低复杂度高速编码器结构.通过利用循环矩阵的结构特性,增加少量的硬件开销就可以提高编码器的并行度,得到一种基于并行SRAA结构的编码算法,提高了编码器的吞吐量.这种编码方法的主要优点是复杂度较低,且编码延时小.在Xilinx Virtex 4 FPGA上实现了(8176,7154)有限几何LDPC码的编码器,吞吐量达到800Mbps.     

一种LDPC码在光纤通信系统中的性能分析

针对超强前向纠错(FEC)技术在光纤通信系统中的应用,文章提出了一种构造简单、编码容易实现的低密度奇偶校验(LDPC)码的构造方法,并仿真验证了该LDPC码在光纤信道环境下的译码性能.与常用的RS(255,239)码相比,在相同的码效率下,所构造的码长为4 080的LDPC码能够获得比RS码高2 dB的编码增益.     

一种高速LDPC编译码器的设计与实现

分析了基于欧氏几何的LDPC码校验矩阵、生成矩阵的设计方法,讨论了硬件可实现的并行编码器、解码器应具有的结构特点。采用此方法设计了一个长度8176bit、码率3/4的LDPC码。该码字的编码矩阵、解码矩阵都为准循环矩阵,因此非常易于FPGA或ASIC实现,对RAM容量和逻辑单元数量的需求很小,理论吞吐率可达250Mb/s。建立了一个基于FPGA的码字性能测试平台,实测结果表明,该码字的误码平底至少在BER=10-9以下,其性能距离香农限不大于1.4dB。     

数字电视传输系统中LDPC编码器及实现

数字电视地面广播传输系统标准中的前向纠错编码（FEC）,是由BCH码和LPDC码级联组成,其中BCH为外码,LDPC码为内码。以0.4、0.6、0.8这三种码率为研究对象,主要研究LDPC编码器的设计及其FPGA实现,标准中的LDPC码是一种准循环LDPC码。LDPC码的生产矩阵是通过子矩阵的循环移位得到的,为了便于存储把循环移位得到的矩阵存储到ROM中。然后通过Virtex-4芯片,利用ISE仿真平台进行了测试、综合、仿真并得到综合报告,通过与计算机仿真结果进行比较,验证其设计正确性。     

基于等差数列的LDPC码编码器设计

本文提出一种基于等差数列构造LDPC码的新码类,称为D-LDPC码.文中给出了D-LDPC码的 D 矢量和 D 矩阵的定义,提供一个不含4线循环的确定结构的稀疏奇偶校验矩阵 H 的通用结构,提出一种递归形式的D-LDPC码编码器设计算法.D-LDPC码的编码计算复杂度为O(M),低于卷积码的O(N)复杂度;在中、低码长,任意码率时,性能可与卷积码比美,甚至超越卷积码;编码参数设计灵活,既能与现有标准兼容,又能满足未来发展的需求.     

LDPC码在军用光纤通信系统中的应用研究

低密度奇偶校验(LDPC)码可降低信号在光纤信道传输过程中产生的误码,可应用于对信号传输的准确性和实时性都具有特殊要求的军事光纤通信系统中.文章针对军用光纤通信系统的性能要求,分析了LDPC码的结构,使用准下三角校验矩阵方法实现LDPC码的编码,采用直线近似置信传播迭代译码(LLR-BP)算法进行译码,并在单片现场可缡...     

基于IEEE802.16e标准的LDPC编码器设计与实现

根据IEEE802.16e标准中对LDPC码的定义,利用FPGA对编码器进行了实现。所采用的算法使用了线性复杂度编码,降低了逻辑资源占用量,并提高了编码速度。     

LDPC码快速编码器的DSP设计与实现

对CCSDS131.1-0-2(Experimental Specification)中提出的一类准循环LDPC删余码进行研究,分析了该类码的特点,并仿真了其性能;结合其特点,对编码中的"贪婪算法"进行一定的改进,设计了快速编码算法.通过对TMS320C6416DSP平台的功能与运算技巧的结合,对编码算法代码进行合理优...     

基于DSP的LDPC码通用快速编码器设计

针对CCSDS 131.1-O-2中给出的一类适用于深空通信的准循环LDPC删余码进行研究,分析了两种常见的编码算法的复杂度,改进了"贪婪算法",并提出了一种新的矩阵压缩方法,该方法较大地降低了编码复杂度,并且适用于所有LDPC码。最后,基于TMS320C6416 DSP平台,在两种编码算法下实现了LDPC码的高速编码,最高编码速率可达100 Mbit/s。     

800Mbps准循环LDPC码译码器的FPGA实现

本文提出了一种适用于准循环低密度校验码的低复杂度的高并行度译码器架构。通常准循环低密度校验码不适于设计有效的高并行度高吞吐量译码器。我们通过利用准循环低密度校验码的奇偶校验矩阵的结构特点,将其转化为块准循环结构,从而能够并行化处理译码算法的行与列操作。使用这个架构,我们在Xilinx Virtex-5 LX330 FPGA上实现了(8176,7154)有限几何LDPC码的译码器,在15次迭代的条件下其译码吞吐量达到800Mbps。      

星地高速数传系统低复杂度可重构LDPC编码器设计

为满足近地轨道(LEO)卫星星地高速数传系统对高通量、低复杂度、高可靠性信道编码的应用需求,该文提出一种基于国际空间数据系统咨询委员会(CCSDS)近地卫星通信标准低密度奇偶校验(LDPC)码的低复杂度可重构编码器设计实现方案。通过对输入信息比特插0处理和拆分循环矩阵,并分析不同并行度编码的结构特点,实现了可重构编码方案,提高了编码器的灵活性和编码数据吞吐率;采用优化的移位寄存器累加单元,降低了编码器的整体硬件资源规模。在Xilinx FPGA上对提出的编码器进行了实现,结果表明,在125 MHz系统工作时钟下,编码数据吞吐率最高可达1 Gbps,归一化编码数据吞吐率与其它文献并行度相近的编码器相比提高了17.1%,其寄存器资源和查找表资源与相同平台已有方案相比分别降低了13.7%和14.8%。     

全光通信用MEMS光开关

在简要介绍了硅微加工技术的基础上,详细介绍了微透镜和微反射镜两种MEMS光开关的结构和工作原理。从发展和实用的角度对典型的波导调制型MZI光开关和MEMS光开关的特性进行了比较,展望了MEMS光开关在未来全光通信中的应用前景。     

LDPC码译码器的设计与实现

由于传统的LLR BP译码算法不易于FPGA实现,为了降低实现复杂度,采用一种改进的LLR BP译码实现方法,设计了一种码长为40、码率为0.5的规则LDPC码译码器,并完成了FPGA仿真实现.仿真和综合的结果表明,所设计的译码器吞吐量达到15.68 Mbit/s,且译码器的资源消耗适中.     

LDPC码在深空通信中的兼容编码技术

信道编码是提高卫星通信数据传输链路可靠性的关键技术,空间数据系统咨询委员会(CCSDS)标准推荐了1组适用于深空通信的低密度奇偶校验(LDPC)码。针对卫星通信信道的不同需求,设计了1个可以实现CCSDS标准中推荐的适于深空通信的所有LDPC码编码的兼容编码器,从而节省星上硬件资源,提高星载的可靠性和可移植性。利用VHDL语言在FPGA上实现了该编码器,通过仿真验证,表明该编码器在大大节省硬件资源的同时,能够正确完成编码。     

PLAN网数据通信的实现及光纤通信接口

本文分析了个人计算机局部地区网络(PLAN)数据通信实现的原理,并就据此提出的两种光纤通信接口,进行了实验。最后对两种接口的性能进行了比较。     

多码率LDPC码高速译码器的设计与实现

低密度奇偶校验码(LDPC码)以其接近香浓极限的性能得到了广泛的应用.如何在.FPGA上实现多码率LDPC码的高速译码,则是LDPC码应用的一个焦点.本文介绍了一种多码率LDPC码及其简化的和积译码算法;设计了这种多码率LDPC码的高速译码器,该译码器拥有半并行的运算结构和不同码率码共用相同的存储单元的存储资源利用结构,并以和算法与积算法功能单元同时工作的机制交替完成对两个码字的译码,提高了资源利用率和译码速率.最后,本文采用该结构在FPGA平台上实现了码长8064比特码率7/8、6/8、5/8、4/8、3/8五个码率的多码率LDPC码译码器.测试结果表明,译码器的有效符号速率达到200Mbps.     

一种低存储量需求的高效LDPC译码方法

提出了一种高效的低密度奇偶校验码（LDPC）译码方法,相对于传统译码方法,仅需增加少量存储量便能获得接近2 倍的吞吐率增益.本文将修正的最小和算法与分组双向消息传递（STMP）译码算法相结合,提出了基于最小和的分组双向消息传递算法（MS-STMP）,并给出了相应的迭代交叠方案.随后讨论了交叠过程中2 种运算单元对存储器的访问.最后以中国地面数字电视传输（DTTB）标准中使用的一组LDPC 码为例,计算了MS-STMP 算法相对于传统双向消息传递（TPMP）算法的吞吐率增益和额外增加的存储量.计算结果表明,MS-STMP 算法平均增加44%的存储量,而将吞吐率平均提高到1.85 倍,相对于交叠（OMP）算法有明显的优势.     

光纤通信中8B10B编码器的设计与实现

为了满足光纤通信系统中对线路编码的特殊要求,在深入分析现有8B/10B编码原理的基础上,提出了一种新的将同步块分组法与查找表法相结合的8B/10B编码方案。此方案的优势在于能在同一时钟下同步完成3B/4B编码和5B/6B编码,进而通过Disparity和Running Disparity这两个参数来控制编码后的4 bit数据和6 bit数据,使之结合为10 bit并行数据,最后通过串化器转化为高速的串行数据进行输出。整体设计方案用VHDL硬件语言实现了算法的描述,并在QuartusⅡ软件平台上实现了整个编码器的电路综合和波形仿真,结果表明该方案具有占用资源少、编码速度快、实时性好、可靠性高等优点,并且充分满足光纤通信中对高速数据传输的要求。     

多元LDPC译码器设计

在多元低密度奇偶校验码(NB-LDPC)的扩展最小和译码算法（EMS）中,由于消息向量的递归计算和校验/变量节点信息之间的迭代交换,导致译码器存在较大延迟。针对此问题本文提出了一种新型译码器结构,它优化了校验节点更新单步运算单元,根据前向后向算法规则,以3路单步运算单元完成校验节点更新,硬件资源消耗略有增加,但所需时钟周期约降为一般结构的1/3;并采用全并行运算的变量节点信息更新单元,无需利用前向后向算法将更新过程分解为多个单步运算,消除了变量节点更新的递归计算,且具有低复杂度低延时等优点,并在现场可编程门阵列(FPGA)Xilinx Virtex-4 (XC4VLX200)平台上对一个GF(16)域上(480,360)的准循环多元LDPC码进行了综合仿真。仿真结果证明,设计的译码器在较小资源消耗条件下能成倍提高吞吐量。      

基于LDPC码的数字喷泉编码

数字喷泉是近年发展起来的一类基于删除信道、面向数据分组的前向纠错编码技术,在广播类传输中具有明显的效率优势.该文提出了一种基于LDPC码的数字喷泉编解码方案,仿真结果表明,与已有的同类数字喷泉编解码算法相比,基于LDPC码的数字喷泉编解码算法具有更好的纠错性能和较低的编解码复杂度.