光存储RS译码器设计与译码速度分析

比较了reed-solomon（RS）译码的Berlekamp-Massey（BM）算法和Euclidean算法的运行速度,并选择BM算法设计了满足36Mbps数据传输率（D豫）的RS译码器。针对现有几种光盘的DTR,进一步分析了光存储中RS译码速度的要求,并对译码中的有限域乘法器做了仿真。该乘法器在工作频率为50MHz的FPGA芯片中工作正常,可以满足光盘的DTR要求。     

一种BCH码编译码器的设计与实现

二元BCH码具有良好的代数结构和纠错能力,是应用最为广泛的码类之一。在此介绍了BCH（255,223）的编译码算法和硬件实现方法,针对二元BCH码提出了一种适合硬件模块化设计的BM迭代译码算法,并基于Xilinx公司的xc5vlx110t实现了BCH（255,223）纠错编译码。仿真结果表明,采用此方法实现的编译码器具有速度快、构造简单、性能稳定以及结构灵活的优点。目前该编译码器已成功用于某数字电台系统中。     

基于FPGA的RS译码器的设计与实现

针对Reed-Solomon（RS）码译码过程复杂、译码速度慢和专用译码器价格高等问题,以联合信息分发系统终端J系列报文信息位采用的RS（31,15）码为例,介绍了基于改进的无求逆运算的Berlekamp-Massey（BM）迭代算法的RS译码原理,采用Verilog硬件描述语言对译码器中各个子模块进行了设计,并基于现场可编程门阵列平台,在QuartusII6.0环境下进行了仿真,验证了RS译码器的纠错能力,实现了参数化与模块化的RS译码器设计。     

基于GPU的RS码并行译码算法研究

针对RS码硬件译码器中常用的BMA译码算法并行性较差,导致译码延迟较大和译码速率较低的问题,研究了RS码的高速并行译码算法及其软件实现方式,设计和实现了一种基于GPU的RS码并行译码算法cu PGZ。实验结果表明,对CCSDS建议的RS(255,223)码,在128 bits错误的情况下,cu PGZ可以达到590 Mbps的最大译码速率以及0.5 ms的最小译码延迟,与BMA算法的GPU实现相比,译码速率提高1倍,译码延迟降低为1/60。实际工程应用表明,cu PGZ能够满足实际测控数传的信道译码要求。     

DVB标准RS码译码的新技术

根据RS译码算法原理[1] ,结合DVB(数字视频广播 )系统中译码的具体指标要求以及芯片模块化的思想 ,通过对BM算法实现的优化和改进 ,采用FPGA技术实现了RS译码电路 ,通过了QUAR TUSII仿真测试以及试验板调试。由于采用了流水线技术、新的无求逆的BM算法以及关键环节的优化设计 ,使得该译码器速度快 ,占用资源少 ,译码速率可达 2 0Msps。     

DVB标准RS码译码的新技术

根据RS译码算法原理[1],结合DVB(数字视频广播)系统中译码的具体指标要求以及芯片模块化的思想,通过对BM算法实现的优化和改进,采用FPGA技术实现了RS译码电路,通过了QUARTUSII仿真测试以及试验板调试.由于采用了流水线技术、新的无求逆的BM算法以及关键环节的优化设计,使得该译码器速度快,占用资源少,译码速率可达20 Msps.     

DVB标准RS码译码的新技术

根据RS译码算法原理[1],结合DVB(数字视频广播)系统中译码的具体指标要求以及芯片模块化的思想,通过对BM算法实现的优化和改进,采用FPGA技术实现了RS译码电路,通过了QUARTUSII仿真测试以及试验板调试.由于采用了流水线技术、新的无求逆的BM算法以及关键环节的优化设计,使得该译码器速度快,占用资源少,译码速率可达20 Msps.     

基于DVB-S2的LDPC码算法研究和仿真

本文阐述了LDPC码译码的基本原理,提出了最小和（min—sum）算法的改进算法,通过对基于DVB—S2标准的LDPC码译码和量化的软件仿真（Vsual C＋＋）,比较了BP算法和最小和算法,以及量化对译码的影响。     

LTE中基于发送分集预编码的译码算法

主要研究了LTE系统中基于发射分集预编码的接收端译码算法。提出了在接收端采用的最大似然（ML）译码算法和最小均方误差（MMSE）译码算法,对这2种译码算法原理进行了分析,并对其性能进行了仿真和比较。仿真结果表明最大似然译码算法的性能比最小均方误差译码算法的性能要好,但LTE中基于空间复用的预编码在接收端可以采用最小均方误差算法进行译码,因此,如果接收端采用最小均方误差译码方案就可以对2种预编码方案进行译码,简化接收端译码的复杂度。     

相关噪声下基于深度学习的LDPC码联合降噪译码算法设计

为了改善采用低密度奇偶校验（LDPC）码和高阶调制的无线通信系统在相关噪声下的译码性能,提出了一种联合优化降噪和译码的深度学习算法。降噪器中采用了残余收缩模块（RSBU）,译码器采用了基于循环神经网络的神经网络最小和译码算法。在提出的联合降噪译码（JDD）算法中,利用复数神经网络在处理复信号方面比实数神经网络更有优势的特点,提出了一个复数RSCNN(CRSCNN),接收的复信号直接输入CRSCNN并利用新颖的联合优化降噪损失函数和译码损失函数的多任务学习策略来改善译码性能。仿真结果显示基于CRSCNN的JDD算法获得了比基于循环神经网络的神经网络最小和译码算法更好的译码性能。     

LDPC码译码器的设计与实现

由于传统的LLR BP译码算法不易于FPGA实现,为了降低实现复杂度,采用一种改进的LLR BP译码实现方法,设计了一种码长为40、码率为0.5的规则LDPC码译码器,并完成了FPGA仿真实现.仿真和综合的结果表明,所设计的译码器吞吐量达到15.68 Mbit/s,且译码器的资源消耗适中.     

高速Viterbi译码器的FPGA实现

提出了一种高速Viterbi译码器的FPGA实现方案。该译码器采用全并行结构的加比选模块和寄存器交换法以提高速度,并且利用大数判决准则和对译码器各个部分的优化设计,减少了硬件消耗。译码器的最高输出数据速率可以达到90Mbps。译码器的性能仿真和FDGA实现验证了该方案的可行性。     

On decoding of both errors and erasures of a Reed-Solomon codeusing an inverse-free Berlekamp-Massey algorithm

In a previous article by Truong et al. (see ibid., vol.46, p.973-76, 1998), it was shown that an inverse-free Berlekamp-Massey (1968, 1969) algorithm can be generalized to find the error locator polynomial in a Reed-Solomon (RS) decoder for correcting errors as well as erasures. The basic idea of this procedure is the replacement of the initial condition of an inverse-free BM algorithm by the Forney (1965) syndromes. It is shown that the errata locator polynomial can be obtained directly by initializing an inverse-free BM algorithm with the erasure locator polynomial and the syndromes. An important ingredient of this new algorithm is a modified BM algorithm for computing the errata locator polynomial. As a consequence, the separate computation of the erasure locator polynomial and the Forney syndrome, needed in the decoder developed by Truong et al., are completely avoided in this modification of the BM algorithm. This modified algorithm requires fewer finite field addition and multiplication operations than the previous algorithm. Finally, the new decoding method was implemented on a computer using C++ language. It is shown in a simulation that the speed of this new decoder is faster than the decoder developed by Truong et al. An example using this program is given for an (255, 239) RS code for correcting errors and erasures with 2ν+s⩽10     

符合CCSDS标准的RS(255,223)译码器算法与FPGA实现

介绍了符合CCSDS标准的RS(255,223)码的参数与译码器结构,给出了一种改进型无逆BM算法用于求解关键方程,使用Verilog语言完成了基于该算法的译码器设计与实现.测试结果表明,该译码系统性能优良,在尽可能节约硬件资源的同时满足了高速处理的需要.     

高速Reed-Solomon解码器及其FPGA的实现

提出了一种高速流水线型Reed-Solomon(RS)解码器,该解码器在Berlekamp-Massey(BM)原理基础上加以改进后更适宜用硬件描述语言(HDL)来描述并用FPGA来实现,时序仿真表明该解码器的最高时钟频率可达30MHz。对RS解码器的总体结构作了概述,并对校正子、乘法电路及改进的BM迭代作了较为详细的叙述。最后简单介绍了Xilinx的FPGA芯片的基本结构。     

A Flexible LDPC/Turbo Decoder Architecture

Low-density parity-check (LDPC) codes and convolutional Turbo codes are two of the most powerful error correcting codes that are widely used in modern communication systems. In a multi-mode baseband receiver, both LDPC and Turbo decoders may be required. However, the different decoding approaches for LDPC and Turbo codes usually lead to different hardware architectures. In this paper we propose a unified message passing algorithm for LDPC and Turbo codes and introduce a flexible soft-input soft-output (SISO) module to handle LDPC/Turbo decoding. We employ the trellis-based maximum a posteriori (MAP) algorithm as a bridge between LDPC and Turbo codes decoding. We view the LDPC code as a concatenation of n super-codes where each super-code has a simpler trellis structure so that the MAP algorithm can be easily applied to it. We propose a flexible functional unit (FFU) for MAP processing of LDPC and Turbo codes with a low hardware overhead (about 15% area and timing overhead). Based on the FFU, we propose an area-efficient flexible SISO decoder architecture to support LDPC/Turbo codes decoding. Multiple such SISO modules can be embedded into a parallel decoder for higher decoding throughput. As a case study, a flexible LDPC/Turbo decoder has been synthesized on a TSMC 90 nm CMOS technology with a core area of 3.2 mm². The decoder can support IEEE 802.16e LDPC codes, IEEE 802.11n LDPC codes, and 3GPP LTE Turbo codes. Running at 500 MHz clock frequency, the decoder can sustain up to 600 Mbps LDPC decoding or 450 Mbps Turbo decoding.     

CMMB系统中高性能RS译码器的FPGA实现

采用便于实现并性能较好的BM算法,结合流水线技术,设计并实现了符合CMMB标准的时域译码器.实验证明,该译码器具有多码率复用、控制简单灵活、面积小、资源耗用少、工作速率高、数据吞吐量大等优点.     

Parallel High Throughput Soft-Output Sphere Decoding Algorithm

Multiple-Input-Multiple-Output communication systems demand fast sphere decoding with high performance. To speed up the computation, we propose a scheme with multiple fixed complexity sphere decoders to construct a parallel soft-output fixed complexity sphere decoder (PFSD). The proposed decoder is highly parallel and has performance comparable to soft-output list fixed complexity sphere decoder (LFSD) and K-best sphere decoder. In addition, we propose a parallel QR decomposition algorithm to lower the preprocessing overhead, and a low complexity LLR algorithm to allow parallel update of LLR values. We demonstrate that the PFSD algorithm can increase the throughput and reduce bit error rate of a soft-output solution in a 4 × 4 16-QAM system, and has superior performance compared to other soft decoders with comparable throughput and computation complexity. The PFSD algorithm has been mapped onto Xilinx XC4VLX160 FPGA. The resulting PFSD decoder can achieve up to 75 Mbps throughput for 4 × 4 64-QAM configuration at 100MHz with low control overhead.     

RS译码的BM迭代算法及其FPGA实现

介绍了运用于RS译码中的BM迭带算法及利用BM迭带进行RS译码的基本原理,同时给出了该算法的FPGA实现,并通过在高清晰度数字电视接收机中验证了设计的可行性与可靠性。