可预置绝热触发器的设计及其应用

研究了采用交流能源的可预置绝热触发器。首先对CMOS电路的能量恢复原理进行了分析，在此基础上，提出了性能良好的低功耗绝热触发器，并设置了它的预置控制端，使该触发器可方便地应用于时序电路设计。验征了采用该触发器设计时序系统的实例。SPICE模拟表明，所设计的电路具有正确的逻辑功能及低功耗的优点。     

带CPLD新型通用数字触发器的设计

针对模拟触发器和基于微机控制的数字触发器存在的不足.提出了一种以复杂可编程逻辑器件(CPLD)和锁相环技术为核心的新型通用数字触发器,对其硬件电路和软件设计进行了详细分析.最后通过实验验证了该触发器的有效性和可行性.另外,由于CPLD具有在线多次编程功能,因此该触发器不必改变外围电路,只需在线修改软件程序,适用于各种晶闸管触发装置中.该触发器不仅控制精度高,调式方便,而且应用灵活,成本低廉,可以满足不同类型触发电路的要求.     

基于1-of-2共振隧穿数据选择器的可置位复位D触发器设计

文章以共振隧穿RT器件为主要器件,设计了上边沿触发的共振隧穿D触发器.该触发器以1-of-2共振隧穿数据选择器为核心电路,带预先置位和复位功能.此共振隧穿数据选择器电路的设计方法还能用于实现其他触发器电路,为采用基于RT器件设计触发器电路提供了一种新的并且有效简单的方法,弥补了共振隧穿电路中只能用MOBILE单元来设计时序电路的单一性,丰富了量子电路中触发器的类型.     

双阶跃JK触发器和多阶跃时序电路

本文首先分析双阶跃ＪＫ触发器完成的功能，推出它的特征方程，并设计其电路，然后用该触发器设计多阶跃时序电路。     

大功率抗干扰厚膜触发器KM—18—3应用

本文详细介绍了新型晶闸管厚膜触发器ＫＭ－１８－３结构，工作原理和主要参数。该触发器内增加了抗干扰电路和功率放大器，能够满足各种晶闸管的要求，可广泛应用于各类电力电子设备中。本文还给出了实际应用电路－ＫＭ－６６三桥全控桥触发电路板。     

大功率抗干扰厚膜触发器KM－18－3应用

本文详细介绍了新型晶闸管厚膜触发器ＫＭ１８３的结构、工作原理和主要参数。该触发器内增加了抗干扰电路和功率放大器，能够满足各种晶闸管的要求，可广泛应用于各类电力电子设备中。本文还给出了实际应用电路—ＫＭ６６三桥全控桥触发电路板     

一种双节点翻转加固的RS触发器

随着IC集成度的不断提高,电路中单粒子引起的多节点翻转现象愈加频繁。为了解决该问题,提出了一种可对两个电压节点翻转完全免疫的RS触发器电路。基于双互锁存储单元结构,设计了一个冗余度为4的前置RS触发器。将不相邻的两个输出节点连接到一个改进型C单元电路中,屏蔽了错误电压,最终输出电压不受单粒子翻转的影响。该RS触发器采用0.25 μm 2P4M 商用标准CMOS工艺实现。对RS触发器中任意两个电路节点同时分别注入两个单粒子事件,进行了抗单粒子翻转的可靠性验证。Spectre仿真结果表明,该RS触发器能完全对两个单粒子事件免疫。与已发表的辐射加固触发器相比,该触发器采用的晶体管个数减少了20.8%,功耗降低了21.3%。     

FPGA电路仿真74×74触发器

Xilinx 4000系列FPGA库含有一种D类触发器,该触发器具有不是异步预置就是异步清除功能,但不会二者兼备。图1中的电路提供了两种功能,因此不需要单个74×74 IC。该电路含一组置位触发器、二组复位触发器、一只4:1多路     

八选一视音频切换电路

八选一视音频切换电路衡阳师专陈列尊本文介绍一种线路简单、成本低廉的八选一视、音频切换电路（电原理图１）。该电路虽然仅用５片７４ＬＳ７４双Ｄ正沿触发器和４片ＣＣ４０６６四双向开关和其它为数不多的元件，由于充分运用了Ｄ正沿触发器的各个功能，使电路能自动完...     

可控硅触发电路新探

文章较为详细地介绍了用５５６时基电路组成的可控硅触发电路的工作原理及实际应用，该触发电路与一般分立元件组成的触发电路，专用集成电路触发器相比，均有其独到之处。     

一种单锁存器CMOS三值D型边沿触发器设计

提出了一种只使用单个锁存器的CMOS三值D型边沿触发器设计.该电路是通过时钟信号的上升沿后产生的窄脉冲使锁存器瞬时导通完成取样求值.所提出的电路较之以往设计具有更为简单的结构,三值双轨输出时仅需24个MOS管.计算机模拟结果验证了所提出的触发器具有正确的逻辑功能、良好的瞬态特性和更低的功耗.此外,该设计结构极易推广至基值更高的多值边沿触发器的设计.     

新型铁电不挥发性逻辑电路的分析和实现

提出了一种利用与CMOS工艺相容的铁电薄膜来实现使一般逻辑电路成为非挥发性的新技术.通过电路模拟及对锁存器和触发器实验电路进行测试,表明逻辑集成电路的铁电锁存新技术是切实可行的.     

A high-speed low-power tri-state driver flip flop for ultra-lowsupply voltage GaAs heterojunction FET LSI's

This paper describes a low-supply-voltage flip flop circuit design. The advantages of low supply voltage are discussed. Based on an analytical circuit delay model, conventional flip flop operating speed degradation below 1 V supply voltage is analyzed. We then propose a new GaAs static flip flop, called TD-FF (tri-state driver flip-flop), for ultra-low supply voltage GaAs heterojunction FET LSIs. The TD-FF operates at a data rate of 10 Gbps with 18 mW power consumption at 0.8 V supply voltage, which is 1/5 of the minimum value reported for D-FFs so far. We also demonstrate a 1/8 static frequency divider IC using the TD-FF configuration. This IC operates up to 10 GHz with 38 mW at 0.8 V supply voltage     

高速AlGaAs/GaAs HBT D-触发器和静态分频器

叙述了高速 Al Ga As/ Ga As HBT D-触发器和静态分频器的设计、制造和性能。用电流型逻辑和自对准工艺 ,D-触发器上升和下降时间都小于 80 ps,静态分频器在 0～ 8GHz频率范围功能正确     

静态绝热CMOS记忆电路和信息恢复能力

通过等效电路分析、考虑参数选取和整体时序电路的实现 ,提出具有信息恢复能力的静态绝热 CMOS记忆电路 .认为整体绝热电路结构最好融合输入、输出电路和记忆电路、时序电路为一体 ,由主触发器集合和从触发器集合相互连接构成 ,其中含有输出和反馈从触发器 .采用绝热取样输入电路实现信息记忆单元接收代码和保存信息时将信息单元与外输入隔离 .还设计出 5 4 2 1BCD码 10进制和 7进制可变计数器 (带有进位输出从触发器和反馈清 0从触发器 ) ,用计算机模拟程序检验电路的正确性     

静态绝热CMOS记忆电路和信息恢复能力

通过等效电路分析、考虑参数选取和整体时序电路的实现,提出具有信息恢复能力的静态绝热CMOS记忆电路.认为整体绝热电路结构最好融合输入、输出电路和记忆电路、时序电路为一体,由主触发器集合和从触发器集合相互连接构成,其中含有输出和反馈从触发器.采用绝热取样输入电路实现信息记忆单元接收代码和保存信息时将信息单元与外输入隔离.还设计出5421BCD码10进制和7进制可变计数器(带有进位输出从触发器和反馈清0从触发器),用计算机模拟程序检验电路的正确性.     

HTS SFQ logic circuit built with YBCO grain boundary junctions

We have designed, fabricated, and operated an SFQ RS flip–flop based on YBCO grain boundary junctions formed on a SrTiO₃ bi-crystal substrate. The circuit consisted of a read SQUID and an RS flip–flop, which were magnetically coupled together. The circuit operated correctly in the temperature range of 65–71 K. Especially, at 71 K, this circuit operated correctly over the 100 reset–set operations without making errors. We also measured the effect of noise on switching a Josephson junction to the voltage state in an SFQ circuit.     

一种CMOS标准单元库的评估电路设计

介绍了一种 Ｃ Ｍ Ｏ Ｓ标准单元库评估电路的设计思想, 分别就单元延迟参数、扇出延迟特性、线负载延迟特性、触发器延迟特性、最高振荡频率等参数设计了相应的测试链, 给出了评估电路总的结构形式和版图。     

基于误码统计的边沿触发器建立时间测量方法

建立时间是边沿触发器的一个重要技术参数,在设计跨时钟域电路和高速数字电路时起着关键性的作用。介绍了一种对集成边沿触发器或自制边沿触发器的建立时间进行物理测量的方法,利用同一脉冲分别作用于触发器的时钟端和输入端,通过延时器对两个端口的脉冲进行时延扫描调节,就可测得该触发器的误码统计分布曲线,从而获得较为精确的建立时间参数。对集成边沿触发器74LS74芯片进行了实测,测试精度可达1ps。     

7 Gbit/s optical JK flip flop design with two optical AND gates and NOR gates

This study presents a simple methodology for implementation of all optical JK flip flop for future optical high speed networks. The scheme utilizes electronic model of JK flip flop for implementation of all optical JK flip flop at the bit rate of 7 Gbit/s. Firstly, all-optical AND and NOR gates are implemented. Furthermore, with the combination of these basic gate structures, the optical model of JK flip flop is verified. This structure makes use of two optical AND gates and two optical NOR gates. This technique uses a semiconductor optical amplifier (SOA) as the nonlinear medium to produce considerable amount of cross gain and cross phase modulation to attain truth table conditions of optical JK flip flop. In this method, the number of gates is reduced as compared to earlier schemes. Rise time and fall time of 5.6 ps with contrast ratio more than 60 dB are achieved in this design.