一种用于高速锁相环的新型CMOS电荷泵电路

提出了一种适用于高速锁相环电路的新型CMOS电荷泵电路。该电路利用正反馈电路提高电荷泵的转换速度，利用高摆幅镜像电流电路提高输出电压的摆动幅度，消除了电压跳变现象。电路设计和H-SPICE仿真基于BL 1．2μm工艺BSIM3、LEVEL=47的CMOS库，电源电压为2V，功耗为0．1mW。仿真结果表明，该电路可以很好地应用于高速锁相环电路。     

基于90nm CMOS工艺2.8GHz电荷泵锁相环的设计

为实现超宽带无线收发片上系统中低相位噪声、相互正交的两路本振信号,并避免高集成度环境下发射机中大功率载波信号对锁相环的牵引,本文采用SMIC 90 nm工艺设计了一款振荡频率二倍载波频率的电荷泵整数分频锁相环.实现过程中,本文提出了分别在鉴频鉴相器上开关控链路和下开关控制链路上插入传输门的方法,减小死区的同时降低电流失配对环路的影响;采用了低分频系数和高频率的参考信号方案改善了环路的相位噪声;采用了电容阵列的方式来校正压控振荡器方案以减小工艺偏差以及寄生参数对调谐范围的影响.本文完成锁相环版图设计后,提取了各模块的参数并进行了后仿真.SPECTRE仿真结果表明:该锁相环的相位噪声为-125 dBc/Hz@1MHz,且通过差分二分频可获得两路相互正交的本振信号.     

一种改进型的CMOS电荷泵锁相环电路

设计了一种宽频率范围的CMOS锁相环(PLL)电路,通过提高电荷泵电路的电流镜镜像精度和增加开关噪声抵消电路,有效地改善了传统电路中由于电流失配、电荷共享、时钟馈通等导致的相位偏差问题。另外,设计了一种倍频控制单元,通过编程锁频倍数和压控振荡器延迟单元的跨导,有效扩展了锁相环的锁频范围。该电路基于Dongbu HiTek 0.18μm CMOS工艺设计,仿真结果表明,在1.8 V的工作电压下,电荷泵电路输出电压在0.25~1.5 V变化时,电荷泵的充放电电流一致性保持很好,在100 MHz~2.2 GHz的输出频率内,频率捕获时间小于2μs,稳态相对相位误差小于0.6%。     

一种快速捕获、带宽可调的锁相环电路

设计实现了一个快速捕获,带宽可调的电荷泵型锁相环电路。采用了一种利用状态机拓展鉴频鉴相器检测范围的方法,加快了环路的锁定;通过SPI总线实现电荷泵电流配置和调整VCO延时单元的延迟时间,优化了电路性能。芯片采用中芯国际0.18μmCMOS工艺,测试结果表明,锁相环锁定在100MHz时的抖动均方值为24ps,偏离中心频率1MHz处的相位噪声为-98.62dBc/Hz。     

一种具有快速锁定特性的自适应锁相环设计

基于传统电荷泵锁相环(CP-PLL)系统结构设计了一个具有快速锁定特性,环路带宽自适应调节的锁相环。对其中的电荷泵(CP)、低通滤波器(LPF)和环形振荡器(VCO)子模块电路采用了新颖的设计,用UMC 0.18μMix-mode CMOS工艺实现了电路,仿真结果表明系统有较高的性能,适用于USB2.0等高速串行数据传输系统。     

1.244GHz 0.25μm CMOS低功耗锁相环

采用TSMC公司的标准0.25μm CMOS工艺,设计并实现了一个全集成的1.244GHz低功耗锁相环,提出了一种锁相环相位噪声的行为级模拟方法.锁相环的核心功耗仅为12mW,输出时钟信号均方抖动为6.1ps,单边带相位噪声在10kHz频偏处为-106dBc/Hz.     

一种应用于锁相环的线性化电荷泵电路

采用0.18 μm SiGe BiCMOS工艺,设计了一种线性化电荷泵电路,并对线性化电荷泵原理进行了分析.基于采样保持原理的充放电电路,配合特定时序逻辑电路,实现了较优的电荷泵线性化和锁相环鉴相杂散性能.该线性化电荷泵用于锁相环的闭环测试.结果表明,与非线性化电荷泵相比,闭环100 kHz频偏处相位噪声性能提升了 9...     

一种500MHz高性能锁相环的设计

随着专用集成芯片（ASIC）和系统芯片（SOC）的飞速发展,芯片内部生成可变频率的稳定时钟变得至关重要,设计一个高性能锁相环正是适应了这样的需求。本文在传统锁相环结构的基础上设计了一种高速、低功耗、低噪声的高性能嵌入式混合信号锁相环结构。它可以在片内产生多分组高频稳定时钟信号,从而为先进的专用集成芯片（ASIC）和系统芯片（SOC）的实现提供最基础且最重要的可应用时钟产生电路。模拟结果表明：该锁相环可稳定输出500 MHz时钟信号,稳定时间小于700ns,在1．8V电源下的功耗小于18mW,噪声小于180mV。     

一种500MHz高性能锁相环的设计

在传统锁相环结构的基础上设计了一种高速、低功耗、低噪声的高性能嵌入式混合信号锁相环结构.它可以在片内产生多分组高频稳定时钟信号,从而为先进的专用集成芯片(ASIC)和系统芯片(SOC)的实现提供最基础且最重要的可应用时钟产生电路.模拟结果表明,该锁相环可稳定输出500MHz时钟信号,稳定时间小于700 ns,在1.8V电源下的功耗小于18mW,噪声小于180mV.     

基于锁相环的频率合成电路设计

介绍了锁相环及其频率合成的基本原理,在此基础上,给出了集成锁相环电路CD4046的使用方法,并用该器件设计了频率合成电路。基本实验表明,此电路可以产生频率范围和间隔可变的高稳定度的精确离散信号,具有很大的实用价值。     

基于双环X波段低相噪频率合成器的设计与实现

基于相位噪声特性,对数字锁相式频率合成器进行了研究和分析。在对比传统单环锁相技术的基础上,介绍了一种双环技术的X波段低相噪锁相式频率合成器。在满足小频率步进、低杂散的情况下,设计所得到的X波段频率合成器其绝对相位噪声≤-100 dBc/Hz@1 kHz。     

基于无线收发信机的高频锁相环电路设计

在无线收发信机电路中,除了发射机和接收机外,还有一个非常重要的部分就是本地振荡电路.为了保证本地振荡模块输出信号的频率稳定性和较低的相位噪声,通常本振采用锁相环技术来实现,特别在无线通信领域.本文阐述了锁相环的基本结构和工作原理.     

一种锁相频率合成系统的设计

描述了以MC145152和MC1648芯片为核心,采用锁相频率合成技术来实现电压控制LC振荡器的设计思路、方法及指标测试。本系统可以产生高稳定度的正弦信号,输出频带在5~25 MHz范围内,并实时显示;输出频率的稳定度达到10-3以上。该系统在通信领域有广泛的应用前景。     

电荷泵锁相环的全数字DFT测试法

以电荷泵锁相环为对象,提出了针对电荷泵锁相环各个模块的不同测试方法,着重论述了如何在一个完整的测试方案中把不同的测试方法结合起来--即采用电荷泵锁相环的全数字可测试性设计(DFT)法.这种测试方法简单、成本较低,具有较高的开发价值.     

基于数字锁相环的星载光谱仪本地时钟源设计

该文针对太阳同步轨道卫星由于通讯误码导致卫星时钟不正常翻转造成的错误,提出了纠错策略。基于卫星时钟和本地时钟授时误差互补的特点,设计了一种应用于低频输入信号和大倍频系数条件下的数字锁相环(DPLL),利用数字锁相环使本地时钟跟踪卫星时钟秒脉冲的相位波动,实时消除本地时钟的累积误差。对该时钟源进行了理论分析和实验验证,用现场可编程门阵列(FPGA)予以实现。实验表明,该设计实现的时钟源可以实时纠正卫星时钟出现的秒脉冲不正常翻转、秒脉冲丢失、时间包跳变、时间包丢失等错误,最短可以在5个输入时钟周期内进入锁定状态,稳定工作时每秒累积误差小于100 s,可作为星载光谱仪本地时钟源使用。     

C波段频率合成器的设计

在分析常规数字锁相环路基础上,利用数字锁相混频环电路实现了C波段快速低相噪宽带频率合成器的设计,并进行了理论分析。给出的研制模块的指标测试结果,验证了理论分析的正确性。     

锁相环CD4046的应用设计及研究

讨论锁相环的原理及应用,设计基于锁相环CD4046的锁相频率合成器和鉴频电路,对电路作了实验验证和分析。该设计电路简单实用。能较好地说明锁相环的应用设计过程及优势,利于对锁相环应用的研究。     

The design of an All-Digital Phase-Locked Loop with low jitter based on ISF analysis

A low jitter All-Digital Phase-Locked Loop （ADPLL） used as a clock generator is designed. The Digital-Controlled Oscillator （DCO） for this ADPLL is a seven-stage ring oscillator with the delay of each stage changeable. Based on the Impulse Sensitivity Function （ISF） analysis, an effective way is proposed to reduce the ADPLL＇s jitter by the careful design of the sizes of the inverters used in the DCO with a simple architecture other than a complex one. The ADPLL is implemented in a 0.18μm CMOS process with 1.SV supply voltage, occupies 0.046mm^2 of on-chip area. According to the measured results, the ADPLL can operate from 108MHz to 304MHz, and the peak-to-peak jitter is 139ps when the DCO＇s output frequency is 188MHz.