一种嵌入式实时图像跟踪系统设计

该文提出了一套可用于快速视觉信息处理的实时目标跟踪嵌入式视觉系统。系统的硬件设计采用了基于DSP和现场可编程逻辑器件(FPGA)的双处理器结构和基于CMOS的图像采集。软件采用了适于流水线运算的块匹配算法,实现了对目标的快速定位和实时跟踪。     

基于FPGA和DSP的电阻层析成像数据采集系统

为充分发挥DSP实时信号处理能力强和FPGA的逻辑控制以及硬件可编程的优势,构建了一套基于FPGA和DSP的16电极ERT数据采集系统.模块化的设计保证了系统良好的可维护性和可扩展性.FPGA完成激励信号产生、前端信号处理、系统逻辑控制和正交序列解调,DSP完成数据的后处理和成像算法的实现,实现了两种控制器的优势互补,...     

一种基于DSP在线更新配置程序的实现方法

针对系统设计通用化的需求,设计了一种使用FLASH存储器作为数据存储器件,配合微处理器程序,利用复杂可编程逻辑器件（CPLD）更新和配置可编程器件,实现对现场可编程门阵列（FPGA）程序和数字信号处理器（DSP）程序在线更新的方法。本文给出了系统构成和实现途径,并对ALTERA可编程逻辑器件和TMS320C6000系列DSP的加载和系统设计实现进行了较详细的说明。     

快速中值滤波算法的改进及其FPGA实现

针对传统中值滤波算法排序量大、速度慢且处理效果模糊的问题,在快速中值滤波算法的基础上,提出了一种加入阈值比较、且具有更高并行流水结构的改进算法,并在现场可编程门阵列(FPGA)硬件平台上实现了该算法。实验结果表明,改进的快速中值滤波算法不仅减少了比较的次数,还更好地保护了图像的细节,可满足图像预处理对实时性的要求。     

图像中值滤波算法的优化及其硬件实现

讨论了FPGA图像处理算法的几种实现途径,在分析和研究中值滤波算法的基础上提出了一种优化的算法,该算法既能满足硬件的流水实现,又可在效率上得到明显提高。设计以FPGA为硬件平台,用Verilog语言实现了中值滤波的优化算法。通过与软件中值滤波进行比较,可以看到硬件实现的效率优势和算法可行性。     

基于FPGA的图像中值滤波算法硬件实现

提出一种适于硬件并行处理的图像快速中值滤波算法,并用VHDL硬件开发语言在Altera公司的现场可编程门阵列(FPGA)上实现,给出了整个硬件系统的构造方法,以128×128×8bit的灰度图像滤波处理实验结果表明,该方法可实时进行中值滤波,适于图像采集与预处理系统.     

电容层析成像数字化系统设计

为了克服模拟器件的约束,进一步提高系统的精度与速度,本文结合FPGA可编程逻辑控制和DSP信号处理能力强的特点,构建了16电极新型数字化电容层析成像系统.由FPGA完成系统逻辑控制、正弦激励信号产生和数字解调,简化了控制与接口电路,提高了系统工作的可靠性;由DSP实现图像重建算法,最终通过PCI接口将灰度值传送给PC机成像.理论分析和实验表明,系统的信噪比和实时性等性能指标均得到提高.     

基于NOISⅡ的高清图像处理系统的设计

介绍一种基于FPGA的高清图像处理系统。该系统以NOISⅡ软核处理器为主控制器,采用IP核模块的设计方法,运用快速中值滤波算法对图像进行处理。给出算法的FPGA硬件实现和时序仿真图。实验结果表明,该系统能够稳定地用在各个高清图像的处理环境中。     

基于DSP+FPGA结构图像处理系统设计与实现

为了实现视频图像的实时处理，采用基于DSP FPGA的线性流水阵列结构，用现场可编程门阵列FPGA对采集的视频数字图像做预处理，并结合大规模可编程逻辑阵列CPLD进行逻辑控制，实现了视频图像的采集和目标提取的视频数字图像处理系统。介绍了该视频图像处理系统的硬件组成、工作原理和各种视频跟踪算法的应用。该系统与计算机联结，配以适当的图像处理软件和开发系统，即可形成一个通用的实时图像处理平台。     

实时高速实现改进型中值滤波算法

在图像采集和处理过程中会引入噪声,必须先对图像进行预处理。本文介绍一种快速中值滤波算法,该算法在硬件平台上实现实时处理功能。综合考虑,选择现场可编程门阵列(FPGA)作为硬件平台,采用硬件描述语言Verilog实现改进型中值滤波算法。经Modelsim仿真结果表明:基于FPGA硬件平台实现改进型中值滤波算法不仅速度快,而且实时处理效果佳,提高了图像处理的效率。     

一种改进型整数倍多相滤波器在FPGA中的应用

在现代通信系统中,到处都有数字信号处理（DSP）的应用。DSP设计人员的主要工具之一是有限脉冲响应（FIR）滤波器。为提高系统性能要求,所需要的FIR滤波器系数越多（有大量的抽头）,当然滤波器的响应也越好。由于大量的抽头增加了对逻辑资源的需求、增加了计算的复杂性,增加了功耗。在多速率信号处理系统中,特别是高倍数的抽取和...     

基于DSP和FPGA的通用型伺服控制器设计

介绍了一种采用浮点型DSP和FPGA芯片设计的高性能伺服控制器,详细讨论了其硬件和软件设计方案.DSP强大的数据处理能力与FPGA的设计灵活性相结合,使该控制器适用于多种应用场合,尤其是采用复杂控制算法的高速、高精度同步控制系统.     

基于FPGA动态可重构的高速、高质量的图像放大

为了能高速、高质量地进行图像放大，提出了一种以硬件方法完成高阶图像插值运算来实现图像放大的新方法。该方法为了保证图像放大后的质量，采用了3次B-样条来对图像放大后的像素点灰度值进行插值运算，并提出一种基于IIR和FIR数字滤波器的3次B-样条插值法的高速实现方案。另外，为了能在系统中实现不同倍数图像放大，系统中还引入了基于FPGA的动态可重构技术，即通过实时地改变FPGA的配置，以实现不同的算法。同时还针对256灰度级图像设计出一种基于FPGA的高速、高质量的硬件图像放大及显示系统。     

基于DSP和FPGA的数据采集记录与处理硬件设计

为应对雷达接收通道增多和数据处理与记录实时性要求提高等问题,设计并实现了一种使用DSP与FPGA配合完成数据采集分发和记录任务,同时使用DSP阵列进行大规模信号处理的硬件系统.多次飞行试验结果表明,该设计数据吞吐量大、实时性强、性能稳定、工作可靠,具有很大的推广价值.     

基于DSP和FPGA的经纬仪控制系统设计

DSP和FPGA组成的伺服控制系统能够满足复杂的控制算法要求。通过对TI公司的DSP控制芯片TMS320F2812和ALTERA公司的FPGA芯片EP1C3T144的功能和特点分析,给出了一种基于DSP和FPGA的光电经纬仪伺服控制电路的设计方案。增加了可靠性和精度。     

一种遥测数据实时压缩系统

介绍了一种遥测数据实时压缩系统的设计方案,该设计以FPGA+DSP为硬件架构,以具有一阶差分预测的ARC编码为无损压缩方案,达到了较高的压缩去除率和较快的压缩速度,适合在可靠性要求较高的遥测系统中使用。经实验验证,无损压缩系统有效地缓解了遥测系统的传输带宽压力。     

基于DSP和FPGA的数字化接收机系统设计

该文研究如何采用DSP＋FPGA结构和软件无线电的算法来建立一个数字化接收机系统。结合这两种芯片各自的优点,设计出具有运算速度快,稳定性好且实时性高的数字接收机系统。实践表明,该体系结构的效率明显高于传统的模拟接收机。     

基于ADV202的无人机序列图像压缩系统设计

针对高空无人机航拍图像序列需要高输入码率、高压缩比、低复杂度、精确定比以及实时压缩的需求,设计了一套基于ADV202＋DSP＋FPGA架构的高性能无人机序列图像实时压缩系统。该系统以ADV202为核心压缩芯片完成帧组图像的高效率JPEG2000编码,并通过DSP对图像序列进行帧组划分和帧组内运动估计以进一步提高ADV202对运动图像序列的压缩性能,通过FPGA实现对ADV202的配置和数据流管理。实验结果表明,该系统具有压缩比高,压缩速度快,恢复图像视觉质量好,定比性能好,低功耗和高稳定性的优点,具有良好的工程应用价值。     

基于FPGA和多DSP的多总线并行处理器设计

设计了一种用于目标识别与定位的基于FPGA和多DSP的多总线并行处理器,其特征在于将FPGA作为系统数据缓存、通信与控制中枢,以此为核心,通过数据与控制总线联接端口控制CPLD芯片,通过EMIF总线分别联接DSP(A)、DSP(B)和DSP(C)处理芯片;端口控制CPLD芯片的输入端联接多路并行ADC模数转换芯片,输出端口联接LCD输出显示模块;有源晶体振荡器与FP-GA芯片联接,FPGA芯片将有源晶体振荡器分为4路时钟信号输出,分别输出到CPLD和3片DSP芯片;设计改进了传统采用单DSP搭建信号处理器模式,实际测试的系统内部数据传输速度达到100M,系统最大处理能力可以达到7200MIPS,具有功能强、性能指标高、结构紧凑的优点。     

一种基于TMS320 C6713的捷联惯导系统设计

为适应目前捷联惯性导航系统（ SINS）实时性好、速度快、精度高、小型化、低功耗发展需求,设计一种DSP＋FPGA的捷联惯导系统平台,采用FPGA完成传感器数据采集与控制;采用高性能TMS320C6713 DSP为核心处理器完成航姿解算;介绍了FPGA与DSP数据交互关系;DSP程序采用C语言和汇编语言编写,FPGA设计采用VHDL语言描述;实验证明：设计可行,姿态角误差在0.05°范围内,精度符合设计要求。