多画面处理器的设计与实现

提出一种基于现场可编程门阵列的多画面处理器设计方法。该系统由视频输入模块、视频矩阵模块、A/D转换模块、视频信号处理模块、视频输出模块和控制模块组成。针对多画面处理的特点,给出信号调理、图像缩放、画面分割等关键技术的实现方法。实际应用证明该系统具有较好的显示效果。     

基于FPGA的星载SAR方位压缩处理器设计与实现

介绍了基于FPGA芯片的星载合成孔径雷达实时成像处理器中方位压缩处理器的设计与实现。该处理器可根据参数实时生成匹配滤波参考函数,用频域方法实现雷达回波的方位向压缩,并输出实图像。处理器与主控间采用ISA总线接口。介绍了方位压缩的原理和功能,详细描述了处理器硬件开发和FPGA设计。测试结果表明,该处理器可以实现星载条件下雷达数据的方位压缩。     

面向移动设备的3D图形处理器设计

提出一种面向移动设备的3D图形处理器的设计方法,从图形算法和硬件架构两个层次进行优化.对图形算法进行C语言的仿真模拟,并设计高效的具有并行和流水线结构的图形处理器架构.该架构采用定点的数据通道,拥有一个可编程的顶点处理器和基于像素块的光栅扫描转换模块,降低电路复杂度的同时提高了整体性能.该设计已经在FPGA上验证,并给出了实验结果.实验结果显示该图形处理器结构可以满足移动设备的图形应用要求,具有可行性.     

嵌入式通用图形加速芯片的研究与设计

研究并设计实现了一种嵌入式通用图形加速芯片。该芯片将图形图像的显示功能完全用硬件逻辑电路实现,把嵌入式微处理器从繁重的图形图像显示处理任务中解放出来,不但提高了图形图像的处理速度,而且改善了系统响应速度和实时性。另外,芯片具有通用的数据、地址和控制总线,能与各种不同的嵌入式微处理器通信,并能作为微处理器寻址空间的一部分而被直接访问,因而具有很强的通用性。详细分析了该图形加速芯片的总体结构设计和各模块的功能,并在FPGA板上成功的实现图形图像的显示,达到了预定的设计目标。     

基于NiosII处理器液晶图形显示技术的研究

本文利用NiosII软核在现场编程逻辑门阵列(FPGA)芯片中实现用户定制的处理器,以及处理器NiosII与液晶显示模块的接口和图形显示的编程技术;采用了Bresenham画线算法在液晶显示屏上可以显示任意两点间的直线,并且给出了画点和线的NiosII应用程序,实现了嵌入式NiosII软核的可编程单芯片系统(SOPC)和液晶显示模块中图形显示。并以240×128点阵型液晶显示模块MGL240128T为例,研究了嵌入式NiosII软核处理器与液晶显示模块的接口和图形显示技术。经实验表明该系统具有高集成度、高可靠性、较好的可移植性和扩展。     

网络处理器中处理单元的设计与实现

随着网络带宽的飞速增长和各种新的网络应用不断涌现，原有的基于通用处理器和ASIC的互联网架构已经不能满足新的需求。兼具强大处理能力和灵活可编程配置能力的网络处理器逐渐得到广泛的应用。高性能的网络处理器通常采用多个并发的处理单元进行数据平面的快速处理，这些处理单元在网络处理器中居于核心的地位。该文讨论了网络处理器中处理单元设计需要考虑的因素，设计了一种较为灵活有效的处理单元架构，并进行了FPGA原型验证，证实了该结构的可行性。     

基于NiosⅡ处理器液晶图形显示技术的研究

本文利用NiosⅡ软核在现场编程逻辑门阵列（FPGA）芯片中实现用户定制的处理器,以及处理器NiosⅡ与液晶显示模块的接口和图形显示的编程技术;采用了Bresenham画线算法在液晶显示屏上可以显示任意两点间的直线,并且给出了画点和线的NiosⅡ应用程序,实现了嵌入式NiosⅡ软核的可编程单芯片系统（SOPC）和液晶显示模块中图形显示。并以240×128点阵型液晶显示模块MGL240128T为例,研究了嵌入式NiosII软核处理器与液晶显示模块的接口和图形显示技术。经实验表明该系统具有高集成度、高可靠性、较好的可移植性和扩展。     

可重构处理器中Mini-Cache的设计

合理利用Mini-Cache可以提高系统性能并降低功耗。在IntelXScale和StrongARM处理器中都采用了Mini-Cache技术。很多关于通过编译器及其它方法更好地使用Mini-Cache的研究正在进行。但目前对可重构处理器中利用FPGA片内资源设计Mini-Cache的研究为数不多。本文主要介绍了利用分布在FPGA可配置逻辑块中的DistributedRAM设计Mini-Cache的方法,该方法对于其它类型的RAM资源也同样适用。     

图形处理器通用计算的实现与验证

讨论了显示卡用于通用科学计算的问题,并以大型矩阵的基本运算问题详细比较了CPU和GPU计算之间的差别。在基本的矩阵运算中,运用适当的矩阵分块,GPU的计算速度比CPU快50倍左右。而且,显示卡低廉的价格为更多科研工作者实现大规模运算提供了可能。     

基于DSP的视频图像采集处理系统的设计

设计了基于目前高性能数字信号处理器TMS320C6416为核心,结合现场可编程门阵列FPGA对采集的视频数字图像做预处理和传输以及视频显示的逻辑控制单元的实时视频处理平台.详细地讨论了视频数据采集部分的结构和FPGA的控制逻辑,以及DSP相应中断后数据的转移和处理.实验表明,此系统实时性和稳定性均达到了设计要求,具有很大实用价值.     

边缘计算设备的性能功耗测量与分析

为解决将数据传回服务器端计算时带来的延迟问题,需将神经网络结构进行调整后部署在边缘计算设备上,但当前对边缘设备性能功耗的测量不够全面.为分析和评测边缘计算设备EDGE TPU计算板的性能与功耗,采用神经网络模型和Roofline模型测量其性能,利用外置功耗测量设备测量其功耗计算性能功耗比.实验结果表明,EDGE TPU...     

一种在GPU上高精度大型矩阵快速运算的实现

设计了一种在图形处理器(GPU)上完成大型矩阵快速运算的方法,主要通过使用Kahan求和公式来确保计算精度,根据GPU特点设计矩阵分块方式和内存分配机制来减少对数据访问频次,以发挥GPU的并行体系结构特性来提高计算速度。实验结果表明此方法能够取得较好的效果,可大大提升大型矩阵乘法的运算速度和精度。     

共轭梯度法的GPU实现

提出基于图形处理单元（GPU）实现矩阵与向量相乘的新算法,只需渲染四边形一次即可实现矩阵与向量乘法。并给出实现向量元素求和的新算法,与缩减算法不同,该算法不要求向量大小为2的幂。基于这2种算法使用OpenGL着色语言（GLSL）编程,用GPU实现求解线性方程组的共轭梯度法。与Krtiger算法相比,该方法所用计算时间更少。     

并行高效BCH译码器设计及FPGA实现

针对并行BCH译码器的特点,采用异或门实现有限域上常系数乘法,从而降低硬件复杂度。先计算部分错误位置多项式,再根据仿射多项式和格雷码理论,进行逻辑运算得到剩余的错误位置多项式,从而减少了系统所占用的资源。在现场可编程门阵列(FPGA)开发软件ISE10.1上进行了时序仿真,验证了该算法时间和空间的高效性。     

基于FPGA的双CPU容错控制器设计

基于冗余容错思想,设计基于现场可编程门阵列的双CPU容错控制器。该容错控制器在故障情况下可通过回溯重载进行故障判定和系统性能恢复,控制器控制律在传感器失效时能进行自我重构。仿真结果表明,该容错控制器通过冗余CPU的切换和控制律的重构实现了系统故障情况下的容错纠错功能。     

一种简易的UART IP核的设计与实现

文章主要介绍一种简易通用的UART IP核的设计。UART作为一种短距离、低成本通信的串行传输接口,随着嵌入式系统的迅速发展,已成为SoC(System on Chip)芯片中的一个重要部件,在数字通信中得到了广泛的应用。本设计在对UART的串行通信协议进行详细分析的基础上,采用Verilog HDL语言对ALTERA的Cyclone系列FPGA进行设计,用一片FPGA实现了UART的发送、接收和波特率发生等功能,并验证了结果。这种灵活的设计方法使整体设计紧凑、小巧,提高了系统的兼容性,节约了硬件成本,具有较强的推广价值。     

FPGA平台实现基于遗传算法的图像识别的研究

利用模板匹配方法,采用基于遗传算法的图像识别技术,完成了对图像目标识别的算法验证。在此基础上进行了基于该算法的图像识别系统的FPGA实现,并在相关验证平台进行了硬件仿真与时序分析。实验结果表明,所设计的图像识别电路具有较高的识别精度和较快的识别速度。     

有限素域上椭圆曲线模逆运算的设计与实现

在对四种不同类型的求模逆算法进行改进的基础上,提出了一种统一的有限素数域上的模逆运算结构。该结构结合这四种类型的模逆算法,通过选择信号完成Montgomery模逆或一般整数模逆运算,而不增加其它的硬件资源消耗。最后对该结构采用VHDL硬件描述语言进行了代码设计,并基于FPGA进行了编译综合和布局布线。实验结果表明该设计与采用两种不同结构分别计算的方案相比,节省近一半的硬件资源。