集成电路单粒子瞬态效应与测试方法

随着器件尺寸的等比例缩小,单粒子瞬态效应对集成电路的影响愈发明显,其产生机理及作用更加复杂。从集成电路单粒子瞬态脉冲的产生机理及模型出发,讨论分析了模拟和数字集成电路的单粒子瞬态效应,介绍了单粒子瞬态脉冲宽度的测试方法与测试结构。     

Model for Transient Fault Susceptibility of Combinational Circuits

Transient faults (TFs) are increasingly affecting microelectronic devices as their size decreases. During the design phase, the robustness of circuits for high reliability applications with respect to this kind of faults is generally validated through simulations. However, traditional electrical level simulators are too slow for the task of simulating the effects of TFs on large circuits. In this paper, we present a new model to estimate accurately the possible propagation of transient fault-due glitches through a CMOS combinational circuit. We will show how the proposed model can be applied in order to estimate the TF susceptibility of a circuit by simply considering the propagation delay of the datapath. Therefore, the proposed model is suitable to be used into a new simulation tool able to provide good accuracy, while significantly speeding up simulations, with respect to electrical level simulation. In particular, our model allows approximately 90% accuracy with respect to HSPICE simulations.     

基于保护门的纳米CMOS电路抗单粒子瞬态加固技术研究

随着器件特征尺寸的缩减,单粒子瞬态效应(SET)成为空间辐射环境中先进集成电路可靠性的主要威胁之一。基于保护门,提出了一种抗SET的加固单元。该加固单元不仅可以过滤组合逻辑电路传播的SET脉冲,而且因逻辑门的电气遮掩效应和电气隔离,可对SET脉冲产生衰减作用,进而减弱到达时序电路的SET脉冲。在45 nm工艺节点下,开展了电路的随机SET故障注入仿真分析。结果表明,与其他加固单元相比,所提出的加固单元的功耗时延积(PDP)尽管平均增加了17.42%,但容忍SET的最大脉冲宽度平均提高了113.65%,且时延平均降低了38.24%。     

Synthesis and Optimization of Combinational Interface Circuits

We describe an algorithm for interface synthesis and optimization for embedded system components such as microprocessors, memory ASIC, and network subsystems. The algorithm accepts the timing characteristics of two chips as input, and generates a combinational interface circuitry to implement communication between them. The algorithm consists of two parts. In the first part, we determine the direct pin-to-pin connections employing a 0-1 ILP formulation to minimize wiring area and dynamic power consumption in the resulting interface circuit. In the second part, we use a novel encoding method to synthesize connections between chips which require additional gates in the interface circuit. Experiments show that our algorithm is very effective in practice.     

温度对数字电路中单粒子瞬态脉冲的影响

利用三维TCAD混合模拟研究了温度对0.18μm工艺下反相器链中DSET脉冲宽度的影响.结果发现,温度对 DSET的影响要比温度对SEU的影响严重得多.在LET为60MeV·cm2/mg的条件下,当温度从-55℃升高到125℃时, DSET脉冲宽度约增加了58.8%.     

温度对数字电路中单粒子瞬态脉冲的影响

利用三维TCAD混合模拟研究了温度对0.18μm工艺下反相器链中DSET脉冲宽度的影响.结果发现,温度对 DSET的影响要比温度对SEU的影响严重得多.在LET为60MeV·cm2/mg的条件下,当温度从-55℃升高到125℃时, DSET脉冲宽度约增加了58.8%.     

单粒子瞬态脉冲的片上测量

提出了一套适用于组合逻辑电路的单粒子瞬态(Single-Event Transient,SET)特性的片上测量方案。基于中国科学院微电子研究所350 nm SOI工艺,设计了一款集脉冲收集、测量、自测试于一体的SET辐射测试芯片。通过激光脉冲实验,验证了该方案的有效性,为在此工艺上开展加固研究奠定基础。分析了影响片上测量精度的多种因素,提出了用于修正测试结果、提高精度的校正方法。     

基于翻转信息熵的组合逻辑电路功耗分析

基于信息熵的复杂度分析方法是在VLSI设计流程的高层次抽象阶段对组合逻辑电路功耗和面积进行分析估计的可行方法之一.本文通过提出新的利用翻转信息熵进行电路实现面积和功耗估计的理论方法,改善了面积和功耗估计精度.大量基于随机电路和BENCHMARK电路的实验结果表明,上述方法能够使面积和功耗估计的相对误差分别降低24.3% (从12.74%到9.65%)和15.4% (从13.67%到11.57%).     

SET传播过程中的脉冲展宽效应

利用SPICE电路模拟研究了SET在传播过程中的脉冲展宽效应.结果表明,负载的不均衡、电路上/下拉网络驱动能力的不对称以及浮体效应是造成脉冲展宽/压缩的主要原因. 本文从基本的上升/下降延迟计算出发,对脉冲展宽/压缩的机理进行了深入的分析,认为在负载均衡的条件下,SOI反相器链中的脉冲展宽效应主要归因于浮体效应和“局部”浮体效应.     

Layout-based Single Event Mitigation Techniques for Dynamic Logic Circuits

Due to the intrinsic lack of restoring paths, dynamic logic circuits have significant single-event susceptibility, and thus, they are not preferred in applications requiring high reliability when compared to static logic. However, in high speed applications, this circuit family is still very attractive. This papers presents two layout-based single-event resilient dynamic logic designs. The resultant SET pulse is suppressed because of charge-sharing in the layout-level. Simulation results verify that they enjoy higher single event tolerance. Experimental results validate the fact that approximately 20?~?30 % of magnitude reduction in cross-section is achieved in both designs. On the other hand, the increase in single-event performance is achieved at the expense of power and area overheads of 10 and 15 %, respectively, using our layout style in 130 nm CMOS bulk technology.     

SET传播过程中的脉冲展宽效应

利用SPICE电路模拟研究了SET在传播过程中的脉冲展宽效应.结果表明,负载的不均衡、电路上/下拉网络驱动能力的不对称以及浮体效应是造成脉冲展宽/压缩的主要原因.本文从基本的上升/下降延迟计算出发,对脉冲展宽/压缩的机理进行了深入的分析,认为在负载均衡的条件下,SOI反相器链中的脉冲展宽效应主要归因于浮体效应和"局部"浮体效应.     

基于CMOS工艺的差分放大器单粒子瞬态效应研究

基于0.35μm CMOS工艺,研究了辐射条件下,单粒子瞬态效应对差分放大器的影响。经过仿真分析发现:差分放大器中偏置电路输出节点对单粒子瞬态效应敏感,偏置电路输出电流大小决定了放大器输出信号抗单粒子瞬态效应的能力。为提高差分放大器的抗单粒子瞬态效应的能力,采取增加偏置电路输出驱动能力以及引入电阻/电容等加固设计技术。经过Hspice仿真及单粒子辐照实验证明,辐射加固后的放大器抗单粒子瞬态扰动能力从未加固的18 MeV·cm2/mg增加到37 MeV·cm2/mg,抗单粒子辐射性能提高了一倍以上。加固后的放大器能够满足航天应用的需求。     

基于冗余抑制技术的低功耗组合电路设计

本文阐明了基于冗余抑制技术的低功耗电路的设计原理,分析了在组合电路中冗余行为的各种抑制结构及工作机理.作为设计实例,本文提出了基于冗余抑制技术的低功耗比较器设计.PSPICE模拟与能耗分析证明该一设计技术能有效地达到节省功耗的目的.     

基于SAT的组合电路自动测试向量生成

实现了基于可满足性(SAT)求解的方法,以解决固定型和时延故障的自动测试向量生成问题.详细讨论了如何利用电路的拓扑结构以及从ATPG到合取范式(CNF)的编码方法.CNF被输入到一个高效的SAT求解器zchaff中求解.在ISCAS85测试实例中验证了该算法的有效性.     

纳米CMOS电路的单粒子瞬态影响因素研究

进入纳米尺度后,单粒子瞬态(SET)成为高能粒子入射VLSI产生的重要效应,准确、可靠的SET模拟对评估VLSI的可靠性有着重要的影响。以反相器为例,针对脉冲峰值和半高全宽两个指标,研究了电路模拟中影响SET的因素,主要有电流脉冲幅值、脉冲宽度、负载电容、环境温度及器件尺寸。通过对45和65 nm两种技术节点下的电路的仿真,研究了这些因素对SET的影响,并探讨了可能的原因。结果显示,这些因素对SET的影响趋势和程度有很大的差异,且器件尺寸越小,这些因素对SET的影响越显著。通过设置合适的参数,可以实现电路的抗辐射加固。     

复杂数字电路中的单粒子效应建模综述

单粒子效应产生的软错误是影响航天电子系统可靠性的主要因素之一。对其进行建模是研究单粒子效应机理和电路加固技术的有效方法。介绍了深亚微米及以下工艺中影响模型准确性的几种效应机制,包括脉冲展宽机制、电荷共享机制和重汇聚机制等。重点分析了单粒子瞬态、单粒子翻转的产生模型和单粒子瞬态的传播模型。阐述了基于重离子和脉冲激光的模型验证方法。最后,分析了单粒子效应随特征尺寸的变化趋势,并提出了未来单粒子效应建模技术的发展方向。     

SiGe HBT单粒子瞬态TCAD仿真研究

借助于TACD数值仿真,对具有交叉指状结构的锗硅异质结双极型晶体管(SiGeHBT)中由重离子辐射诱导的单粒子瞬态(SET)效应展开了详细的研究.首先分析了重离子辐射诱导的电势和场强的变化,阐明了SiGe HBT中单粒子瞬态机制.然后,通过对比重离子入射至器件不同位置时各电极的瞬态电流和感生电荷的收集情况,确定了集电极/衬底(CS)结及附近区域为SiGe HBT单粒子瞬态的敏感区域.结果表明相对于集电极和衬底的电荷收集,基极和发射极收集的电荷可忽略不计.此外,各电极的瞬态电流和电荷收集还具有明显的位置依赖性.上述结果可为SiGe HBT单粒子效应的抗辐射加固提供有力的指导依据.     

基于改进型SAT求解器算法的组合电路等价性检查研究

随着工艺节点的缩小,集成电路规模的增加,集成电路设计过程中逻辑等价性检查在确保设计功能正确性方面起着重要作用。文章研究了组合电路逻辑等价性检查技术,针对该领域常用的DPLL和CDCL算法存在的问题,提出了一种基于蒙特卡洛树搜索的改进算法。通过对ISCAS85测试集的一个子集的实验,证实该算法对CDCL算法有一定的改进,应用于组合电路等价性检查的平均运行时间减少了20%。     

一种低压差线性稳压器的单粒子瞬态失效分析和加固设计

随着集成电路特征尺寸的不断缩减,CMOS集成电路的单粒子效应问题越来越严重。为了提高低压差线性稳压器(LDO)的单粒子瞬态(SET)效应加固效果,该文通过SPICE电路仿真和重离子实验研究了一种28 nm CMOS工艺LDO的SET失效机制,并研究了关键器件尺寸大小对SET脉冲的影响,提出一种有效的LDO加固方法。SPICE电路仿真发现这种LDO的敏感节点主要位于误差放大器(EA)内部。功率管(MOSFET)栅极节点的环路滤波电容会明显地影响单粒子瞬态脉冲的幅度,也会轻微地影响单粒子瞬态脉冲的宽度。误差放大器内部关键节点的器件尺寸会影响稳压器输出的单粒子瞬态脉冲的幅度和宽度。通过增加功率管(MOSFET)栅极节点电容和调整误差放大器内部相关节点器件尺寸的方法对LDO进行了SET加固设计。电路仿真和重离子实验结果表明这种加固方法能够有效地降低LDO输出的单粒子瞬态脉冲的幅度和宽度。