超长可变点数FFT处理器设计与实现

介绍了超长可变点数序列FFT处理器的实现方法。采取将一维大点数FFT转换为二维小点数子FFT处理的措施,减小了存储器规模。使用乒乓RAM将基本运算模块级联,形成流水线结构,可连续高速计算N点复数序列FFT/IFFT。用现场可编程门阵列(FPGA)实现了可计算1k~1M点序列长度可变的FFT/IFFT处理器。     

一种高精度的大点数二维FFT处理器设计

基于传统的频域抽取快速傅里叶变换(FFT)算法以及二维FFT算法,设计了一种高精度的大点数FFT处理器。该处理单元采用一个状态机控制整个运算流程,针对小点数情况的一维FFT算法和大点数情况的二维FFT算法,该处理器都可以智能地选择合适的处理流程和缓存管理,自动地完成整个FFT运算而无需软件介入。在支持大点数的二维FFT算法的基础上,该设计还通过对旋转因子计算过程的优化,以提高在大点数情况下的精度表现,在4M长度的输入序列时可以获得130 dB以上的信噪比。     

多核并行的大点数FFT、IFFT设计

FFT和IFFT是信号处理最常用的算法。随着技术发展需求的不断提高,FFT、IFFT点数越来越大。信号处理器逐步由单核向多处理器并行、多核并行方向发展。文中研究了大点数FFT、IFFT并行设计方法,把IFFT转换成FFT计算并将大点数FFT拆分成小点数运算。在TI C66788核处理器上实现了有缓冲和无缓冲的大点数FFT、IFFT设计。通过并行设计,实现大点数FFT、IFFT在8核处理器上并行计算。通过计算和传输并行、多核并行设计,提高了处理性能。     

多级并行的多核DSP软件设计

随着信号处理性能需求不断提高,多核DSP软件开发是一个重要发展趋势。指令并行、多核并行处理、计算和传输并行等都是提高处理性能的方法。多核DSP处理器多级存储器中,越靠近内核存储器容量越少。在大数据量处理中需要相应的大存储器容量,无法直接将任务分配到各个处理器内核。针对这一问题,探讨了基于8核处理器的并行任务分配,并根据多核DSP的架构,采用两级乒乓的方式来实现大点数FFT的设计。该设计采用DMA方式实现了处理和传输并行,提高了处理性能。     

二维级联流水结构大点数FFT运算器实现研究

大点数快速傅里叶变换(FFT)运算在雷达、通信信号侦察中有广泛应用,其基于现场可编程门阵列(FPGA)的实现方法有重要的研究价值。推导出点数为N的大点数FFT运算分解为2级小点数FFT运算级联的运算公式,在此基础上给出其实现步骤,从流水线结构设计、基本运算单元以及地址生成等方面详细介绍一维列(行)变换的工程实现方法,并给出列、行变换之间所乘旋转因子的压缩算法。工程实际应用表明,该大点数FFT运算器具有变换速度快、调试方便及可在单片FPGA实现的优点。     

大点数FFT设计中提高资源利用率的方法

应用系统对于高速大点数快速傅里叶变换(FFT)处理器的需求越来越大,但大点数FFT意味着资源、面积和功耗的大幅提高,因此如何减少资源和芯片面积成为了在FFT设计中需要考虑的重要问题之一。介绍了适合于大点数FFT设计的基16蝶形算法,并基于此算法针对如何在设计中提高运算单元和存储单元利用率的问题进行了探讨,提出了相应的解决方法。在FFT电路设计中进行了功能验证和资源比较,证实了方法的可行性。     

基于超大点数FFT优化算法的研究与实现

针对应用系统对超大点数快速傅里叶变换(FFT)的性能需求不断提升,以及现有处理平台的资源对实现超大点数FFT的制约问题,该文提出一种超大点数FFT的实现方法。该方法通过优化铰链因子存储,采用行列号方式访问2维矩阵避免了3次显性转置,从而节省了内存资源;同时,通过分析处理器的分级存储结构特点,优化了矩阵行列划分规则,进而提高了行列访问效率。实验结果表明,该方法节约了近一半的内存资源,且有效提高了超大点数FFT的执行速度。     

基于Cache优化的大点数FFT在TS201上的实现

该文针对现有大点数快速傅里叶变换(FFT)在TS201处理器上的实现没有充分考虑Cache丢失对执行效率影响的问题,提出了改进型 Winograd 算法的实现方法。该改进型方法通过优化行列读取方法,最大程度利用Cache的读写特点,避免了三次显性转置;并通过重构蝶形运算,隐藏了乘铰链因子。实例测试与现有处理方法对比结果表明,Cache优化的大点数FFT执行速度有了明显提高,可用于雷达处理系统中的脉冲压缩的快速实现。     

基于ADSP-TS201的大点数FFT实现

为了解决雷达信号处理中大点数脉压问题,将一维大点数FFT拆成二维实现。首先给出大点数FFT变换的数学原理,然后以96K点为例,介绍了其在通用处理器ADSP-TS201的实现过程。测试结果表明,所提出的处理方式不仅能正确实现大点数FFT变换,而且具有较好的实时性。     

少模光纤通信频域均衡中的大点数FFT设计

为了减小频域均衡系统电路实现的功耗和面积,满足长距离少模光纤通信对均衡器的要求,对关键环节快速傅里叶变换(FFT)电路的实现进行了研究,采用2维分解算法将大点数的FFT运算转换为小点数FFT处理器的设计,降低了硬件复杂度。设计了基于现场可编程门阵列的高速蝶形运算核,实现了16384点FFT的2维R22SDF结构,提高存储器的资源利用率,减少了复数乘法器的使用;进行了理论分析和实验验证,取得了不同时钟频率下的电路结构占用资源的数据。结果表明,FFT运算器的正确性得到验证,该FFT运算器能够适应少模光纤通信系统中优化频域均衡电路结构的要求,能够实现200MHz数据传输速度的频域均衡实时处理。     

时间抽取情况下的旋转因子合并FFT算法和TMFFT的软件实现

马滕斯(Martens)提出了一种效率高(可与WFTA法和PFA法相比拟)、结构简单(与FFT法相似)的DFT计算方法RGFA。作者已经证明,在基2的情况下,RCFA与旋转因子合并的频率抽取FFT算法是完全等价的。本文给出了旋转因子合并的时间抽取FFT算法,从而使得在任何条件下,目前使用的FFT算法都可以用外部特性完全相同、内部结构基本相同的高效算法旋转因子合并FFT算法来代替。本文还给出了实现旋转因子合并FFT算法的软件。     

FFT/DFT旋转因子生成算法误差分析及修正

旋转因子生成是FFT/DFT算法中的重要步骤,直接影响系统实现时的计算速度和资源开销。一种改进的算法给出了一个原理简单、计算速度快、占用存储资源少的旋转因子生成方案。然而系统实现时,乘加单元定点操作会引入截位或舍入误差,且该误差会随着乘加次数的增加而逐级扩散,导致旋转因子精度值下降,无法满足系统性能要求。基于FFT/DFT矩阵分解实现方式,本文给出了旋转因子生成的具体硬件实现结构,以及详细的误差分析。同时采用重定标的误差修订方案以减小误差,并推导出了重定标次数与系统给定条件之间的关系式,便于设计者进行灵活的设计。文章同时引入流水技术提高了系统速率。性能分析表明,相对于以往的算法,本文提出的算法占用的存储资源大大减少;且相对于不进行重定标方案,7次重定标能保证旋转因子精度提高约16个dB。      

TWIDDLE FACTOR MERGED TIME-DECIMAL FFT ALGORITHM AND THE SOFTWARE IMPLEMENTATION FOR TWIDDLE FACTOR MERGED FFT ALGORITHM

Martens proposed a highly efficient and simply formed DFT algorithm——RCFA,whose efficien-cy is comparable with that of WFTA or that of PFA,and whose structure is similar to that of FFT.Theauthors have proved that,in the case of radix 2,the RCFA is exactly equivalent to the twiddle factor mergedfrequency-decimal FFT algorithm.The twiddle factor merged time-decimal FFT algorithm is providedin this paper.Thus,in any case,the FFT algorithm used currently can be replaced by the more efficientalgorithm——the twiddle factor merged FFT algorithm,with exactly the same external property and thesimilar internal structure.Also in this paper,the software for implementing the twiddle factor merged FFTalgorithm(TMFFT)is provided.     

快速傅里叶变换的硬件实现

随着数字电子技术的发展,数字信号处理的理论和技术以及高密度,高集成度的FPGA得到广泛的应用。根据快速傅里叶变换(FFT)的特点,采用现场可编程逻辑器件(FPGA)并采用移位存储器存储旋转因子的方法来实现FFT的高速和实时性,采用XILINX公司的Virtex系列的芯片做验证。实验结果表明:该方法与一般的方法相比大大地提高了FFT的运算速度,满足了人们对实时性的要求。     

一种新的1024点基-2 FFT旋转因子产生电路的结构

设计了一个新的无存储器的基-2 1024点FFT旋转因子产生电路.这个旋转因子产生电路用若干逻辑模块来产生数据,然后用这些数据合成所需要的旋转因子.用Synopsys Power Compiler进行功耗分析表明,用TSMC 0.25μm CMOS工艺综合出来的电路在50MHz时的功耗为2mW.这种旋转因子产生电路非常适合用于低功耗的设计中,尤其是移动通信和其他手持设备中.     

TWIDDLE FACTOR MERGED FREQUENCY-DECIMAL FFT ALGORITHM——A NEW EXPLANATION OF THE RCFA

Merging the twiddle factors in two neighbouring stages for the frequency-decimal FFT algorithm, we can obtain the twiddle factor merged frequency-decimal FFT algorithm. The result is exactly the same as that of the Recursive Cyclotomic Factorization Algorithm (RCFA) derived by Martens (1984) by use of the theory of polynomial algebra. So it has the advantages of simple sturcture and high efficiency in computation. It is much easier to be understood and implemented by engineers than RCFA, and it is also easy to be generalized to the case of time-decimal FFT.     

TWIDDLE FACTOR MERGED FREQUENCY-DECIMAL FFT ALGORITHM——A NEW EXPLANATION OF THE RCFA

Merging the twiddle factors in two neighbouring stages for the frequency-declmal FFTalgorithm,we can obtain the twiddle factor merged frequency-decimal FFT algorithm.The result is exactlythe same as that of the Recursive Cydotomic Factorization Algorithm(RCFA)derived by Martens(1984)byuse of the theory of polynomial algebra.So it has the advantages of simple stureture and high efficiency incomputation.It is much easier to be understood and implemented by engineers than RCFA,and it is also easyto be generalized to the case of time-decimal FFT.     

Scheme for Reducing the Storage Requirements of FFT Twiddle Factors on FPGAs

A scheme for reducing the hardware resources to implement on LUT-based FPGA devices the twiddle factors required in Fast Fourier Transform (FFT) processors is presented. The proposed scheme reduces the number of embedded block RAM for large FFTs and the number of slices for FFT lengths higher than 128 points. Results are given for Xilinx devices, but they can be generalized for other advanced LUT-based devices like ALTERA Stratix.

基于Vivado HLS 的FFT IP核设计与实现

研究基于Xilinx高层次综合工具HLS设计FFT IP核的新方法,并在Zynq平台上搭建音频频谱显示系统用于对设计的FFT IP核进行测试。首先用Matlab生成1024点FFT算法所需要的旋转因子,然后用C语言编写FFT算法程序后经HLS综合成IP核并进行了两次优化,与优化前相比延迟时间节省了19%到40%,LUT资源节省18.5%。测试结果表明,所设计的FFT IP能够成功地实现音频信号的频谱分析。