基于多核处理器并发计算软件构架设计与实现

目前在诸多IT应用领域中,对处理器芯片的实时并发处理能力的要求越来越高,促使多核处理器芯片以及以多核处理器为核心的高性能应用系统迅猛发展.本文提出的基于异构多核处理器系统在高性能并发处理应用中的三层软件构架,充分利用了异构处理器的多核结构,为并发处理应用进行加速;同时,该构架大大简化了异构多核平台的应用开发编程.该软件构架的有效性在基于Cell处理器平台的面向电信应用的语音会议原型系统中得到了初步试验验证.     

基于多FPGA的NoC多核处理器验证平台设计

为了能够灵活地验证和实现自主设计的基于NoC的多核处理器,缩短NoC多核处理器的设计周期,提出了设计集成4片Virtex-6-550T FPGA的NoC多核处理器原型芯片设计/验证平台.分析和评估了NoC多核处理器的规模以及对FPGA硬件资源的需求,在此基础上给出了集成4片FPGA的开发板详细设计方案,并对各主要模块如互联架构、电源、板级时钟分布、接口技术、存储资源等关键设计要点进行阐述.描述了开发板各个主要模块的测试过程和结果,表明了该设计的可行性.     

一种基于遗传算法的片上网络映射算法

片上网络NoC以其高可扩展性成为片上多核的互连解决方案。IP核到NoC结点的映射是片上网络设计的重要阶段。映射对芯片的性能和功耗有重要的影响。本文详细阐述了映射算法的研究现状,给出了映射算法的分类方法,并且分析各种方法的特点。最后,给出一种采用顺序表示的基于遗传算法的NoC映射算法。实验结果表明,该映射算法能够取得较好的准确性和较高的效率。     

面向测试优化的片上网络映射算法

针对复杂片上系统(SoC)芯片的片上网络(NoC）映射方案未考虑测试需求的问题,提出了一种面向测试优化的NoC映射算法,兼顾了可测性的提升和映射开销的最小化。该映射方案首先依据特定的测试结构,使用划分算法进行片上系统所有IP核的测试分组,其优化目标为测试时间最短;之后,再基于分组内IP核之间的通信量,应用遗传算法实现NoC映射,其优化目标是在测试优化的基础上实现映射开销最小。通过多个ITC'02测试基准电路进行的实验结果表明:应用该方案后,测试时间平均减少12.67%;与随机任务映射相比,映射代价平均减少24.5%。     

基于多核任务并行处理的DSP软硬件设计

多核处理器的软件和硬件设计从传统的任务串行到任务并行处理,与单核处理器软硬件设计区别较大。本文以8核DSP芯片TMS320C6678为例,介绍了多核DSP的系统结构、多核处理器的任务分割和任务分配到各个核的方法、多个核之间的任务管理和核间通信,以及基于多核导航器的硬件设计方法。     

多核虚拟机监控系统

随着多核处理器时代的到来,虚拟化技术被广泛使用,而多核虚拟机就是其中一种.目前多核虚拟机监控一般都是采用硬件虚拟化的技术,即通过虚拟化技术虚拟出多个串口来达到监控目的.给出一种基于系统级共享内存的多核虚拟化监控系统方案,并提供了完整的设计与实现方案.     

HPI主机接口在多处理器系统中的应用

HPI是德州仪器公司在新一代、高性能DSP芯片上配置的与主机进行通信的主机接口。它可以实现与主机之间并行、高速的数据交换,构成多机系统。介绍了HPI在某多处理器系统中的应用,分析了构成多机系统的硬件要求以及HPI的优越性,详细介绍了HPI的特点及实现方法。     

硬件信号量在多核处理器核间通信中的应用

在多核处理器的软件设计中,核间通信机制是关键所在,有效合理的核间通信可以发挥多核处理器的并行处理能力.中断和查询方式是传统的核间通信手段,但存在丢失中断和查询效率低的缺点.为解决这一问题,多核处理器提供了一种全新的硬件信号量机制,用于核间通信.本文以多核DSP芯片TMS320C6678为例,描述了硬件信号量的工作原理和方法以及模块的结构和配置,并给出两个核之间通信的实例.     

基于 NiosII 的音频信号分析仪设计

文中研究了一种基于傅立叶变换和 Nios 软核控制器的硬件音频信号分析方法,并构成一种音频信号分析仪.该仪器通过 Avalon-ST 总线有效的把 FFT IP 核与 Nios 软核处理器有机的结合起来,在 FPGA 芯片上配置 NiosII 软核处理器和相关的接口模块来实现嵌入式系统的主要硬件结构,该结构使得软件和硬件集成到一片可编程逻辑器件平台上,使设计同时获得软件的灵活性以及硬件的高性能优势.设计中,在 Altera EP2C35系列 FPGA 芯片中嵌入 NiosII 软核处理器,使之集成在一片 FPGA 上,开发效率高、灵活性强,能较好地满足的市场需求     

多核学习方法

多核学习方法是当前核机器学习领域的一个新的热点. 核方法是解决非线性模式分析问题的一种有效方法, 但在一些复杂情形下, 由单个核函数构成的核机器并不能满足诸如数据异构或不规则、样本规模巨大、样本不平坦分布等实际的应用需求, 因此将多个核函数进行组合, 以获得更好的结果是一种必然选择. 本文根据多核的构成, 从合成核、多尺度核、无限核三个角度, 系统综述了多核方法的构造理论, 分析了多核学习典型方法的特点及不足, 总结了各自的应用领域, 并凝炼了其进一步的研究方向.     

适用于多核处理器的簇状片上网络设计

提出一种新型簇状片上网络架构。该架构以二维网状拓扑结构连接各个簇单元,每个簇单元由3个处理器、1个直接访存单元和1个簇共享存储单元组成。基于该架构的多核处理器可以获得更高的通信效率及存储器利用率。在实验系统上实现3 780点的快速傅里叶变换,结果表明,在快速傅里叶变换应用中存储器的利用率能提升至79.5%。     

An Efficient Network-on-Chip Router for Dataflow Architecture

Dataflow architecture has shown its advantages in many high-performance computing cases. In dataflow computing, a large amount of data are frequently transferred among processing elements through the network-on-chip (NoC). Thus the router design has a significant impact on the performance of dataflow architecture. Common routers are designed for control-flow multi-core architecture and we find they are not suitable for dataflow architecture. In this work, we analyze and extract the features of data transfers in NoCs of dataflow architecture: multiple destinations, high injection rate, and performance sensitive to delay. Based on the three features, we propose a novel and efficient NoC router for dataflow architecture. The proposed router supports multi-destination; thus it can transfer data with multiple destinations in a single transfer. Moreover, the router adopts output buffer to maximize throughput and adopts non-flit packets to minimize transfer delay. Experimental results show that the proposed router can improve the performance of dataflow architecture by 3.6x over a state-of-the-art router.     

Application-driven dynamic bandwidth allocation for two-layer network-on-chip design

Network-on-Chip (NoC) architecture has been widely used in many multi-core system designs. To improve the communication efficiency and the bandwidth utilization of NoC for various applications, we firstly propose a table-based algorithm for identifying the dominant flows at runtime. Then a two-layer NoC architecture with an application-driven bandwidth allocation scheme is presented, which is capable of identifying heavy-load dataflows and dynamically reconfiguring point-to-point (P2P) connections to optimize the heavy-load traffic. Experimental results reveal that our design (8 × 8 mesh NoC) achieves 28.5% performance improvement and 25.9% power consumption saving compared to the baseline NoC.     

基于NoC的图像采集系统设计

为了解决单核处理器系统的总线互连所带来的互连延迟、存储带宽和功耗极限等性能提升的瓶颈问题,设计了基于NoC系统的实时图像采集和处理系统。该系统采用FPGA实现图像采集模块、存储、JPEG编解码、资源节点、路由节点及VGA显示等功能。实验结果表明,在NoC系统上使用多核技术代替传统的单处理器,在提高系统并行性方面显示出了NoC的巨大优势。     

片上网络容错路由算法分析和评价

片上网络技术是借鉴并行分布式计算机及传统计算机网络的概念解决片上多核系统的通信问题。片上网络代替片上总线通信,解决了片上总线结构所引起的可扩展性、效率、面积、功耗等问题。然而,片上网络在数据传输过程中可能由于各种原因产生故障,因此片上网络可靠性研究是当前一个研究热点。首先总结了片上网络故障分类,比较和分析了当前片上网络容错算法并给出其优势和缺陷,最后对全文进行总结,并给出了片上网络容错算法的展望。     

基于多核系统NOC架构的静态列表调度算法*

在单芯片多核系统中,NoC已成为主流片上通信架构,有效的任务调度是挖掘计算并行性的重要方面。本文在经典静态列表调度基础上,针对HEFT算法中节点排序会得出较多的优先级相同节点的问题,提出一种节点二次排序的调度方法,在边的调度上应用了ALAP原则,改进算法有效提高了调度效果。实验表明：新方法对bl、blcomp、blio等节点优先级算法得出的任务列表均有良好的调度效果,适应性较好;对于2D MESH同构NoC平台,改进算法对三种节点优先级算法有1.15倍的平均加速比,最大可有1.27倍加速比。     

片上网络容错路由算法分析和评价

片上网络技术是借鉴并行分布式计算机及传统计算机网络的概念解决片上多核系统的通信问题。片上网络代替片上总线通信,解决了片上总线结构所引起的可扩展性、效率、面积、功耗等问题。然而,片上网络在数据传输过程中可能由于各种原因产生故障,因此片上网络可靠性研究是当前一个研究热点。首先总结了片上网络故障分类,比较和分析了当前片上网络容错算法并给出其优势和缺陷,最后对全文进行总结,并给出了片上网络容错算法的展望。     

一种类脑处理器片上网络的验证框架

近年来,随着摩尔定律的放缓,传统体系结构逐渐面临“存储墙”和“功耗墙”问题。如今新型计算模式和体系结构层出不穷,其中就包含了类脑计算。由于其存算一体的特点,类脑计算已逐步打破了冯·诺依曼体系结构带来的“存储墙”和“功耗墙”限制,在类脑处理器上相关类脑算法得到了高效的应用。现阶段在大规模生物神经网络的应用场景下,需要提升多核类脑处理器的规模可扩展性,保持其高数据吞吐量和低传输延时。现今,大多数多核类脑处理器的设计采用片上网络作为互连结构。然而目前关于这类片上网络的验证研究还相对较少。鉴于片上网络对多核类脑处理器的重要性,建立一套完整而鲁棒的片上网络功能验证框架意义重大。旨在基于随机化方法来生成行为级和FPGA硬件级测试所需的激励文件,通过对日志文件进行高效处理实现较为全面的功能验证。     

Floorplan-aware application-specific network-on-chip topology synthesis using genetic algorithm technique

Communication plays a critical role in the design and performance of multi-core systems-on-chip (SoCs). Networks-on-chip (NoCs) have been proposed as a promising solution to complex on-chip communication problems. As regular NoC topologies are infeasible to satisfy the performance demand for application-specific NoC, customized topology synthesis is therefore desirable. However, NoC topology synthesis problem is an NP-hard problem. In this paper, we propose a suboptimal genetic-algorithm based technique to synthesize application-specific NoC topology with system-level floorplan awareness. The method minimizes the power consumption and router resources while satisfying latency and bandwidth performance constraints. We have evaluated the proposed technique by running a number of representative benchmark applications and the results indicate that our method generates approximate optimal topologies effectively and efficiently for all benchmarks under consideration.