复杂SOC的软硬件协同验证解决方案

为了提高产品的验证覆盖率和产品的首次成功率,验证工程师越来越多的使用固件、硬件诊断程序和其它软件部分作为实际嵌入式处理器的SoC验证的激励,以保证RTL设计与最终设计实现的的应用环境相同,并覆盖更为复杂的场景,但该RTL验证环境对软件调试的可视性比较有限。Mentor公司的Questa Codelink提供了独特的软硬件协同验证的技术可以让验证人员同时看到软件的执行情况和与软件同步的硬件波形,其回放模式减少了仿真等待的时间,可以快速追踪并定位到程序出错的地方。Codelink也提供了多核调试的技术,可同时看到软件在不同处理器的执行情况,极大地提高了多核验证的效率。     

利用Mentor高层次综合技术(Catapult Synthesis)快速实现复杂DSP算法

为了满足产品上市时间和功能丰富性的要求,越来越多的先进设计公司开始提高设计的抽象层次进行复杂的DSP硬件设计,从RTL级提高到C/C ,以保持产品的持续领先地位.Mentor Graphics的高层次综合工具(Catapult Synthesis)是第一个综合标准的ANSI C 的产品,它可无误地生成针对ASIC/FPGA的高质量RTL代码,且速度比手工编码的快10-20倍.本文以FIR的实现为例,利用Catapult Synthesi s快速探索不同的设计架构,快速地找到性能、面积和功耗之间折衷的最佳实现方案,使得真正的IP复用成为可能,并以图表方式给出不同约束下的面积、延迟和吞吐率(36、3、1时钟周期)的性能,同时提供了集成的验证和综合流程,极大地提高了设计效率.     

基于ESL设计方法学的SOC设计

为了缩短产品上市时间并降低设计成本,ESL设计方法学已被越来越多的复杂SoC设计所采纳。本文以图像处理的SoC为例,利用可裁减的TLM2.0建模方法快速搭建系统,进行系统级验证,探索不同架构对系统性能的影响,并进一步生成虚拟原型,进行软件调试。借助于Mentor Graphics公司提供的ESL解决方案,将图像缩放模块的C++描述无误地综合成吞吐率为1pixel/clock的高质量RTL代码,同时生成反映硬件性能的TLM2.0模型,减少了ESL建模的工作量,极大地提高了设计效率,论证了ESL设计方学的可行性。     

基于属性的形式验证技术及应用

为了提高产品的验证覆盖率和首次流片成功率,越来越多的验证技术和衡量标准被采纳。传统的仿真验证技术很难达到验证的快速收敛,而静态验证技术采用数学穷举的方法,利用断言对cornerco．se进行快速验证,有效避免了一些设计缺陷。Mentor公司的QuestaFormal工具可以对代码进行常规的功能检查,并可用Formal引擎证明设计代码及其断言的一致性,可极大地提高复杂设计的验证效率和鲁棒性。     

RS（204，188）编码器的设计与实现

给出了一种GF（256）域上的RS（204,188）码编码器的实现算法,建立了C8语言行为级模型和RTL级硬件模型。采用了具有对称系数的生成多项式, 减少了有限域乘法器的个数。通过逻辑综合、优化得到了电路网表与FPGA网表,并进行了二者的仿真验证。该电路的规模约为4100门左右,约为一般的该编码器70％。     

高速低功耗维特比译码器的设计与实现

提出了一种基于改进T 算法和回溯法的高速低功耗维特比 (Viterbi)译码器 该译码器采用了并行和流水结构以提高速度 ,减少了加 比 选模块中不必要的操作 ,并在回溯过程中采用了幸存路径复用的方法 ,为利用时钟关断技术降低系统功耗提供了可能 利用 0 2 5 μmCMOS工艺 ,成功地设计并实现了 (2 ,1,7)Viterbi译码器 ,其电路规模约为 5万等效门 ,芯片内核面积为 2 18mm2 ,译码速度可达 10 0MHz,而译码延迟仅为 32个时钟周期 ,可用于高速数字通信系统如DTV或HDTV等场合中     

高速低功耗维持比译码器的设计与实现

提出了一种基于改进T－算法和回溯法的高速低功耗维特比（Viterbi)译码器。该译码器采用了并行和流水结构以提高速度，减少了加－比－选模块中不必要的操作，并在回溯过程中采用了幸存路径复用的方法，为利用时钟关断技术降低系统功耗提供了可能。利用0．25μmCMOS工艺，成功地设计并实现了（2，1，7）Viterbi译码器，其电路规模约为5万等效门，芯片内核面积为2．18mm^2，译码速度可达100MHz，而译码延迟仅为32个时钟周期，可用于高速数字通信系统如DTV或HDTV等场合中。     

微型磁通门工艺的研究

为了制备体积小重量轻的可用于航天方面的微型磁传感器，用微机械加工方法制备了微型磁通门芯片。重点研究用蒸镀和掩膜电铸两种途径制备微型磁门磁芯的工艺，研究了不同电铸工艺参数（镀液中cFe^2 ）／c（Ni^2＋）比、电流密度、pH值）对镀层组份的影响并获得较为理想的成分比。利用振动样品磁强计测得磁芯材料的磁滞回线表明电镀的磁芯性能优于蒸镀的。     

微型磁通门工艺的研究

为了制备体积小重量轻的可用于航天方面的微型磁传感器,用微机械加工方法制备了微型磁通门芯片.重点研究用蒸镀和掩膜电铸两种途径制备微型磁通门磁芯的工艺,研究了不同电铸工艺参数(镀液中c(Fe~(2+))/c(Ni~(2+))比、电流密度、pH 值)对镀层组份的影响并获得较为理想的成分比.利用振动样品磁强计测得磁芯材料的磁滞回线表明电镀的磁芯性能优于蒸镀的.