一种3V CMOS音乐集成电路的设计原理

介绍了一种数字式全定制音乐集成电路设计原理。对伪音阶发生器、节拍发生器等子电路作了较详细的叙述。采用这种原理可设计出单芯片驱动压电陶瓷和发光二极管的音乐集成电路，该电路无须外接电阻、电容，可存储数首歌曲；另外，还可设计出一种数字音频程控频率合成器，时钟为ｆ０时，可控频率范围为ｆ０２～ｆ０２Ｎ。     

Nb∶SrTiO3阻变单元及1T1R复合结构的电离辐射总剂量效应研究

开展了Nb∶SrTiO_(3)阻变单元及1T1R复合结构的X射线总剂量效应实验研究。结果表明,Nb∶SrTiO_(3)阻变单元在累积剂量达到10 Mrad(Si)时依然能够保持良好的阻变特性,高、低阻态未发生逻辑混乱。1T1R复合结构中的NMOS选通晶体管对电离辐射较为敏感,在栅氧化层中辐射感生氧化物陷阱电荷的作用下,NMOS器件阈值电压逐渐向负方向漂移,泄漏电流逐渐增加,进一步导致关态条件下(V_(G)=0 V)对阻变存储单元的错误读写。通过选用抗辐射加固NMOS选通晶体管,可显著提升1T1R复合结构的抗总剂量能力。     

一种新型半绝缘键合SOI结构

报道了一种新型半绝缘键合SOI结构,采用化学气相淀积加外延生长键合过渡多晶硅层的方法实现了该结构.研制出的这种新结构,完整率大于85%,Si-Si键合界面接触比电阻小于5×10-4Ω·cm2.这种新结构可以广泛用于高低压功率集成电路、高可靠集成电路、MEMS、硅基光电集成等新器件和电路中.     

一种新颖的应变Si沟道 pMOSFET制作技术

在应变Si沟道异质结场效应晶体管(HFET)制作过程中,引入分子束外延(MBE)低温Si(LT-Si)技术,大大减少了弛豫SiGe层所需的厚度.TEM结果表明,应变Si层线位错密度低于106cm-2.原子力显微镜(AFM)测试表明,其表面均方粗糙度小于1.02nm.器件测试结果表明,与相同条件下的体Si pMOSFET相比,空穴迁移率提高了25%.     

具有ESD防护及过流保护功能的VDMOS设计

提出了一种芯片集成实现ESD防护及过流保护功能的VDMOS器件设计。在对电流采样原理分析的基础上,提出了一种适用于功率器件的局域电流采样方法及对应的过流保护电路结构,该方案具有结构简单、低功耗的特点。利用反向串联多晶硅二极管实现对VDMOS器件栅氧化层的ESD保护。完成了VDMOS的工艺流程设计,实现了保护电路中各子元件与主功率器件的工艺兼容。二维数值模拟表明:所设计的过流保护电路在室温下能实现38.4 A的限流能力,ESD保护能够达到2 000 V(HBM),能有效提高VDMOS在系统中的稳定性和可靠性。     

一种新的抗总剂量辐射加固P沟道VDMOS终端结构

Using positive surface charge instead of traditional γ-ray total dose irradiation, the electric field distribution of a P-channel VDMOS terminal has been analyzed. A novel terminal structure for improving the total dose irradiation hardened of P-channel VDMOS has been proposed, and the structure is simulated and demonstrated with a -150 V P-channel VDMOS. The results show that the peak current density is reduced from 5.51 × 10^3 A/cm^2 to 2.01 × 10^3 A/cm^2, and the changed value of the breakdown voltage is 2.5 V at 500 krad（Si）. Especially, using 60Co and X-ray to validate the results, which strictly match with the simulated values, there is not any added mask or process to fabricate the novel structure, of which the process is compatible with common P-channel VDMOS processes. The novel terminal structure can be widely used in total irradiation hardened P-channel VDMOS design and fabrication, which holds a great potential application in the space irradiation environment.     

埋栅型SIT和VDMOS的单粒子烧毁效应对比研究

对埋栅型静电感应晶体管(SIT)和垂直双扩散MOSFET(VDMOS)的抗单粒子烧毁(SEB)能力进行了仿真对比研究。利用Medici软件,仿真得到两种器件发生SEB效应前后的漏极电流响应和发生单粒子烧毁效应的临界漏极偏压。仿真结果表明,SIT与VDMOS两种器件常态击穿分别为580 V和660 V,在栅极关断电压为-10 V下,SIT的单粒子烧毁效应临界漏极电压为440 V,远高于VDMOS关断时230 V的临界漏极电压;SIT发生SEB效应时的漏极电流数量级为10-3 A/μm,而VDMOS发生SEB效应时的漏极电流数量级为10-4 A/μm,SIT在抗SEB效应方面比VDMOS具有更大的优势。同类研究少见文献报道。对埋栅SIT样品进行了试制,样品击穿电压为530 V。     

一种提高SiGe HBT器件电学特性的Ge组分分布

介绍了一种提高SiGe HBT器件电学特性的基区Ge组分分布方式。这种优化的Ge分布模型在靠近发射极与集电极处为均匀分布,中间为梯度分布。借助于TCAD仿真工具,在基区Ge组分总量不变的条件下,相比于传统的Ge分布和其他文献中的Ge分布,该Ge分布极大地增加了器件厄尔利电压VA以及击穿电压BVCEO。同时,厄尔利电压增益积βVA分别提高了53%和91%,品质因子fT*BVCEO分别提高了10.3%和14.1%。     

基于SiGe虚拟衬底的低场迁移率提升140%的应变Si沟道NMOS器件 Cui Wei(崔伟)1,2,Tang Zhaohuan(唐昭焕)2, Tan Kaizhou(谭开洲)2, Zhang Jing(张静)2,

本文研究了一种应变SiGe沟道的NMOS器件,通过调整硅帽层、SiGe缓冲层,沟道掺杂和Ge组分变化,并采用变能量硼注入形成P阱的方式,成功完成了应变NMOS器件的制作。测试结果表明应变的NMOS器件在低场(Vgs=3.5V, Vds=0.5V)条件下,迁移率极值提升了140%,而PMOS器件性能保持不变。文中对硅基应变增强机理进行了分析。并利用此NMOS器件研制了一款CMOS倒向器,倒向器特性良好, 没有漏电,高低电平转换正常。     

基于1.5 μm BiCMOS 工艺的SiGe HBT器件设计优化

基于非选择性外延,自对准注入技术,集电区选择性注入和快速热退火工艺,提出了一种适用于1.5μm BiCMOS集成技术的SiGe HBT器件结构。该结构具有内基区薄,外基区厚,B/E结两侧杂质浓度低,发射极/基极自对准诸优点。利用TSuprem4和Medici进行工艺模拟和电学特性仿真。结果表明,所设计的的SiGe HBT具有良好的电学特性,其最大电流增益为210,当Vce=2.5 V时,截止频率达到65 GHz,验证了器件结构设计的合理性。