Novel SEU hardened PD SOI SRAM cell

A novel SEU hardened 10T PD SOI SRAM cell is proposed.By dividing each pull-up and pull-down transistor in the cross-coupled inverters into two cascaded transistors,this cell suppresses the parasitic BJT and source-drain penetration charge collection effect in PD SOI transistor which causes the SEU in PD SOI SRAM. Mixed-mode simulation shows that this novel cell completely solves the SEU,where the ion affects the single transistor.Through analysis of the upset mechanism of this novel cell,SEU performance is roughly equal to the multiple-cell upset performance of a normal 6T SOI SRAM and it is thought that the SEU performance is 17 times greater than traditional 6T SRAM in 45nm PD SOI technology node based on the tested data of the references.To achieve this,the new cell adds four transistors and has a 43.4%area overhead and performance penalty.     

大功率GaAs MESFET精确I_(ds)模型

提出一种适用于漏电流 2 .0A以上的大功率GaAsMESFET沟道电流Ids的改进型模型 ,新模型综合了Materka模型和Statz模型的优点 ,改进模型与管芯测量值拟合精度高于常用模型。     

C波段8W功率GaAs MESFET的设计和制作技术

采用自行研制的两只C波段5．2－5．8GHz 4W以上的GaAs MESFET功率营芯,通过设计适当的匹配网络、优化网络元件参数,结合工艺制作技术,实现了C波段5．2－5．8GHz 8W GaAs MESFET功率管。该功率管在5．2－5．8GHz频带内的功率增益约为7．0dB,1dB的压缩功率约为39dBm,功率附加效率约为30％。功率管的测量值与计算值基本吻合。     

功率GaAs MESFET小信号等效电路模型的参数求解

采用非本征元件的本征元件参数函数的自变量的方法,求解金属肖特基势垒场效应晶体管小信号等效电路模型,并采用相对误差来构建目标函数,以场应应晶体管在零偏置状态的非本征元件值作为初值,通过优化求得的了热场效应晶体管状态的本征元件值,该方法具有收剑快,精度高和效率高的优点,便于移植到微波器件计算机辅助设计和模拟软件中。     

台面型自对准结构AlGaAs/GaAs HBT的工艺研究

本文提出了一种台面型全自对准结构AlGaAs/GaAs HBT的制造方案,对其中的欧姆接触金属系统的制备.AlGaAs/GaAs材料的选择性腐蚀及聚酰亚胺的反应离子刻蚀终点监控等关键工艺技术进行了研究。并给出了应用该工艺研制的HBT器件的初步结果.     

砷离子注入多晶硅发射区Pt-Si肖特基电路的注硼退火工艺

本文研究了注砷多晶硅发射区双极电路的硼离子注入区的退火特性。实验表明,在退火温度及时间相同的条件下,O_2气氛退火的注硼p-n结特性优于N_2气氛退火的p-n结特性     

PCI总线从接口的设计与验证

讨论了一种包括配置空间和I／O空间的从PCI（PCI-slave）接口电路的verilog HDL设计。重点介绍了顶层的系统架构,对其进行了功能分析和结构划分,并详细阐述了各子模块电路的设计和实现。根据PCI总线交易时序,给出使用有限状态机实现接收总线信号控制本地逻辑的方法。针对PCI时序的复杂性,提出了一种新颖实用的PCI系统验证方法,并重点讲述了组建验证平台的方法及其优点。通过编写测试激励程序完成了功能仿真,仿真和验证的结果表明,该接口电路在功能和时序上符合PCI技术规范,达到了预定的目标。     

基于PD SOI的GCNMOS电源箝位保护电路

随着绝缘体上硅(SOI)技术的快速进展,SOI集成电路的静电放电(ESD)保护已成为一个主要的可靠性问题.研究了基于PD SOI工艺的栅耦合N型金属氧化物半导体管(GCNMOS)电源箝位保护电路,以形成全芯片ESD保护网络.利用HSPICE仿真的方法,可以准确地确定R值和C值,以确定合理的触发电压.根据PD SOI工艺特点设计了基于不同体偏置类型、不同源漏注入类型和不同栅宽的NMOS管的各种GCNMOS电源箝位保护电路,并进行了MPW流片及TLP测试分析,得到源漏深注、体悬浮的H型栅NMOS组成的GCN MOS电源箝位保护电路的抗ESD能力最好,单位宽度(1μm)抗HBM ESD能力可达9.25 V.     

一种基于神经网络的干扰抑制系统

为抑制扩频系统中的干扰信号,提出变换域信息信号识别(TDISI)干扰抑制系统,其中采用了扩展BP神经网络(EBPNN).TDISI首先利用快速傅立叶变换(FFT)将输入信号映射到变换域,提高系统收敛速度;然后通过EBPNN对变换系数进行信息信号的自适应识别,其具有复杂度低、鲁棒性好的特点.理论分析得到采用TDISI后接收信号的干信比(ISR)抑制量、信噪比(SNR)损失量和误码率(BER)的数学表达式.仿真结果表明:在干扰信号相同的情况下,此系统的干信比抑制量较2种现有系统分别提高29.9%和8.9%,信噪比损失量分别降低了54.3%和21.2%.