一种适用于PUF可靠性提升的微弱延时测试方案

受环境变化和老化的影响,物理不可克隆函数(PUF)会呈现输出不可靠的问题,这会降低它们在识别和认证应用中的接受度。改善PUF可靠性的现有方法包括更好的结构设计、后处理误差校正、不匹配选择等,但这些方法在测试时间和设计开销方面成本较高。因此,提出了一种针对PUF映射单元的稳定性测试方案。基于量化竞争路径延时差异的测试策略,通过识别和筛选掉使PUF结果不稳定的映射单元,选择性映射到合适的片(Slice)上,在SRAM型FPGA上实现了一个低资源开销、高可靠性的SR-Latch PUF。实验结果表明,PUF单元被紧凑地映射进一个Slice,其资源开销较小。当温度变化为20℃~80℃、电压波动为0.8~1.2 V时,在三个FPGA平台进行多次重复测试,没有检测到不可靠的PUF位,可靠性达到100%。     

基于混合三模冗余的容忍双点翻转锁存器

随着集成电路工艺的飞速发展,电路内部节点对于高能粒子入射的敏感性急速增大,锁存器中辐射效应引起的软错误急剧增多.进入90 nm工艺以后,电荷共享导致的双点翻转已经成为影响可靠性的严重问题.为此,基于混合三模冗余机制,提出2种加固锁存器结构:TMR-2D1R锁存器和TMR-1D2R锁存器.传统的三模冗余锁存器包括3个同构的D-latch和1个表决器;TMR-2D1R锁存器包括2个D-latch,1个RHM单元和1个表决器,可以部分容忍双点翻转;TMR-1D2R锁存器包括1个D-latch,2个RHM单元和1个表决器,可以完全容忍双点翻转.与相关加固锁存器进行比较的结果表明,TMR-1D2R锁存器在延迟、功耗、面积和加固性能等方面取得了较好的折中.     

基于逻辑门类型的老化路径约减算法

随着CMOS集成电路工艺尺寸的不断缩小,电路可靠性问题日益严重,而由NBTI效应引起的电路老化问题尤其突出。由于实际电路大多比较复杂,路径较多,如果对所有路径进行老化预测,工作量会非常大。针对这一实际难题提出了一种基于电路路径中门种类和数目的迭代算法,用来划分和约减电路中不受老化影响电路功能的电路路径。该方法根据路径中每类门的数目和门种类对电路老化的不同影响程度将电路路径进行分类,约减掉不需要预测老化的路径,减少了老化预测的工作量,提高了电路老化预测的效率。     

多扫描链测试集的分组标准向量压缩法

针对相容压缩方法对确定位分布不平衡的测试数据集的压缩效果不佳的问题,将测试集按多扫描链结构排列后,根据向量之间相同相容关系的数目将测试集划分为若干组,分别对各组实行相容压缩;再次排列后,用标准向量差分法进行差分,并运用距离标记法对差分向量作第二次压缩.该方法对确定位分布不平衡的测试集有较高的压缩率,且向量差分时所需的循环移位寄存器数目少.     

电路老化中考虑路径相关性的关键门识别方法

65nm及以下工艺,负偏置温度不稳定性(NBTI)是限制电路生命周期,导致电路老化甚至失效的最主要因素。本文提出了基于NBTI的时序分析框架,在确定电路中老化敏感的潜在关键路径集合的基础上,通过考虑路径相关性确定老化敏感的关键门。本方法简单易行,在65nm工艺下对ISCAS基准电路的实验结果表明:在保障电路经10年NBTI效应仍满足相同的时序要求的前提下,本方法较同类方法能更加准确得定位关键门,且关键门的数量较少,从而可减少抗老化设计的成本。     

基于部分数据块复用的SoC测试数据压缩方法

提出了一种基于部分数据块复用及统计的测试数据压缩方法。以测试向量为单位,首先寻找出一个最优参考数据块,再利用数据块的相关性及部分数据块可复用性,并按编码规则对其进行编码压缩。它的解压结构只由一个有限状态机(FSM)控制,其结构简单、硬件开销较小。在基准电路上进行的实验表明,本文提出的方案能够有效的压缩测试数据,较同类编码方法有更高的压缩效率。     

基于状态翻转连续长度码的测试数据压缩和解压

提出了新一类的变-变长度压缩码，称之为状态翻转连续长度码。该文在测试序列中直接编码连续的“0”和“1”的长度，压缩一个预先计算的测试集，无需像其它文章中受限制仅仅编码连续的“0”，又解决了交替-连续长度码中对两个相邻的连续序列进行编码时必须附加一位的问题。该方法的解压结构是一个简单的有限状态机，不需要一个与扫描链等长的循环扫描移位寄存器。实验结果表明，这种编码能够有效地压缩测试数据。     

3D NoC中柔性可配置的高可靠路由器设计

三维片上网络中路由器发生故障及拥塞等可靠性问题,会影响整个网络性能。因此针对路由器输入缓存的故障和拥塞问题,提出一种柔性(flexible)可配置的高可靠路由器架构。每条输入链路和2个相邻的输入缓存相连。通过建模,根据具体的故障和拥塞情况,选择合适的输入缓存路径,实现部分缓存的共享。不仅能达到路由器故障的容错目的,还能在网络重负载的情况下有效的解决网络拥塞问题。实验结果表明,方案相较于传统路由器方案,在一般传输模式和0.5 filts/node/cycle的注入率下,无故障时平均时延下降了81.89%,2个数据分配器故障时平均时延下降了87.38%。在网络出现故障和拥塞时,方案具有明显的优势,很好的保证了整个网络的高可靠性以及低时延。     

一种三维SoCs绑定前的测试时间优化方法

提出了一种在引脚和功耗限制下3D SoCs的绑定前测试方法.对IP核细粒度划分,将每个IP核的触发器数均衡分布到各层芯片上,利用TSV进行互连,设计出一种新颖的三维结构的测试外壳扫描链,同时在功耗和引脚限制下对IP核进行测试调度.实验结果表明,该方法使得芯片的测试时间获得大幅度降低的同时对功耗的需求很小.     

一种故障通道隔离的低开销容错路由器设计

片上网络中路由器发生故障势必会影响整个网络的性能,过大的容错开销也会给网络带来很大的负担.对此,本文提出了一种故障通道隔离的低开销容错路由器架构,该路由器通过减少不必要的交叉开关及合理优化各个端口VC的数目来减小路由器整体开销,同时增加一个冗余通道来达到对路由器容错的目的.当路由器中某个通道发生故障时,通道隔离检测方法使路由器能够在检测故障类型的同时进行数据传输,带回收指针的重传buffer将会进一步减少整个容错结构的开销.实验结果表明在无故障情况下本文设计的路由器较传统路由器平均延时降低45%左右,最大吞吐率提高28%左右,面积开销仅仅增加了18.24%.在故障存在的情况下,本文方案也显现出很大的优越性,能够达到很好的容错效果.