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功耗已成为电路设计的关键性能目标之一,现有商业工具PrimeTime PX(PTPX)的功耗预精度高,但是运行时间长,且仅面向已经生成网表的逻辑综合或者物理实现阶段。因此,降低功耗分析时间,且前移功耗预测在芯片设计中的环节变得尤为重要。该文提出一种面向千万门级专用集成电路(ASIC)的寄存器传输级(RTL)功耗预估方法,可在RTL设计阶段实现快速且准确的周期级功耗预测:根据输入信号的功耗相关性原则使用基于平滑截断绝对偏差惩罚项(SCAD)的嵌入法对输入信号自动筛选,从而解决大信号特征输入数量对预估性能的影响;通过时序对准方法对仿真波形数据进行校正,解决了sign-off级功耗与RTL级仿真波形之间的时序偏差问题,有效提升了模型预测的精度;建立了仅拥有两个卷积层和1个全连接层的浅层卷积神经网络模型,学习相邻位置和相邻时间上的信号活动与功耗的相关性信息,充分降低部署开销,使训练速度得到显著提高。该文使用开源数据集、28 nm工艺节点的3×107门级工业级芯片电路作为测试对象,实验结果表明,功耗预测结果和物理设计后PTPX分析结果相比,平均绝对百分比误差(MAPE)小于1.71%,11k时钟周期的功耗曲线预测耗时不到1.2 s。在场景交叉验证实验中,模型的预测误差小于4.5%。 相似文献
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针对数字集成电路规律性提取时由根节点选择产生的组合爆炸问题,提出了一种通过提取链状频繁子电路来降低根节点的算法。建立了顺序相关边权值模型,实现了小规模链状频繁子电路的快速提取。利用门级电路中链状模板与其他形状模板的结构依赖性,逐级删除非频繁根节点,避免了对小规模频繁子电路的重复提取,提高了规则性提取的效率。实验结果表明,该算法能够有效解决根节点组合爆炸问题,使支持度高的候选子电路得到优先提取,并显著减少了规律性提取的时间。 相似文献
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针对基于静态结构特征的机器学习方法对门级硬件木马检测结果检测率不高的问题,提出了一种基于级联结构特征的硬件木马检测方法。利用共现矩阵进行特征构建,并使用多对多结构的堆叠式长短期记忆网络(Long Short-Term Memory, LSTM)进行木马特征的训练与识别。实验结果表明,该方法在Trusthub的15个基准网表中获得了93.1%的平均真阳性率(TPR)、99.0%的平均真阴性率(TNR)和79.3%的F1-score。实验结果优于现有方法。 相似文献
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由于现有TAM(Test Access Mechanism)结构中,被测IP(Intellectual Property)核都是固定地连接在某些TAM总线上,经常会导致测试资源浪费,故提出了可切换式TAM结构.某些IP核通过切换电路挂接在多组TAM上,可以使用多组TAM来完成对一个IP核的测试,减少了空闲时间,缩短了测试用时.按特定的排序规则,采用0-1规划先给每个IP核分配一组TAM,再采用一种启发性搜索算法,挑选合适的IP核使用多组TAM测试.对ITC2002基准电路的实验结果表明,该方法的测试用时较小. 相似文献
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