模拟VLSI电路故障诊断的子带特征提取方法

为了降低模拟电路参数型故障的测试难度,提出了一种基于奥克塔夫(Octave)-Haar小波结构的模拟VLSI电路故障诊断方法。将测试响应经小波滤波器组完成子带滤波,随后对各子带滤波序列计算故障子序列与正常子序列的互相关系数,对每一故障,可确定出互相关系数最小的子带,并将此数值作为该故障的特征,对应子带的正常响应序列的自相关系数作为无故障特征,用故障特征与正常特征的对比可诊断故障。对国际标准电路的实验表明,该方法对参数型故障的诊断已具有高分辨率。     

基于DSP+FPGA和LMS算法的自适应控制系统设计

通过提出微波功率放大器线性化的问题,详细地阐述了用DSP+FPGA和LMS算法在微波线性功放中构建一个自适应控制系统.该系统的算法简单易实现,收敛速度较快;硬件结构具有实时性好和灵活的优点,能很好地提高功率放大器的线性度.     

减少SOC测试时间的测试结构配置与规划

以减少系统芯片(SOC)测试时间为目标,研究了基于内嵌芯核分簇的并行测试结构配置与规划问题。以求解多处理器规划问题为模型,分析了并行测试层次型SOC多芯核的规划,重点研究了最小化测试时间目标下多芯核最优分簇问题。以ITC2002SOCBenchmark为实验对象,示例了芯核分簇的规划结果。该方法可用于SOC并行测试流程控制及SOC的可测性设计。     

基于WDM的通用串行接口驱动程序设计--Cypress 68013芯片驱动设计

阐述了基于Windows操作系统的WDM(Windows Driver Model-Windows驱动模型)的USB接口驱动程序的实现.通过描述Windows操作系统的标准结构,引入设备对象的概念以及WDM的层次结构和典型的WDM的结构,编写了针对Cypress 68013芯片WDM驱动程序,该驱动程序通过一个INF(安装程序)安装在操作系统内.     

减少数字集成电路测试时间的扫描链配置

研究了通过扫描链配置缩短数字集成电路测试时间问题。利用图论中的极大独立集来描述被测电路主输入的结构无关性。通过结构无关主输入共用扫描寄存器,以缩短扫描链长度进而减少扫描测试时间。提出了利用被测电路主输出可控性来分配一主输入至某一共用扫描寄存器的主输入组,直至形成一个极大组,这改进了利用被测电路测试集信息处理同样问题的方法[1]。还分析了在多输出有扇出电路中插入内置扫描单元,以增大结构无关输入的实现方法。对国际标准电路的实验证明了该方法是减少数字集成电路扫描测试时间的一条有效途径。     

数字集成电路的混合模式内建自测试方法

为以较少的硬件和测试时间开销获得对被测电路测试集的完全覆盖，提出一种基于扫描的数字集成电路混合模式内建自测试方法。通过对用作伪随机测试激励的线性反馈移位寄存器（LFSR）的结构和初态的选择以提高故障覆盖率和减少测试时间，对上述伪随机测试中未能覆盖的故障，采用一种不用存储来生成确定性测试矢量的方法。对标准电路的实验证明可获得较高的测试效率，特别适合数字集成电路的内建自测试。     

基于NiosII的边界扫描控制核的设计

本文基于ALTERA公司的Nios软核＋可编程资源FPGA的SOPC平台设计了一个边界扫描控制器IP核。该控制器基于Allera的SOPC系统及Avalon总线规范,完成自定了边界扫描控制核的设计方案及设计流程,通过SOPC中的Avalon总线接口,该控制器产生符合IEEE1149．1标准的边界扪描测试系统,能实现各种边界扫描测试。提高了系统设计的灵活性,加速了边界扫描测试效率。仿真及实验结果表明,该设计能够完成有效高速的边界扫描测试。     

具有邻域子空间电路模块的低功耗测试设计

本论文提出了具有邻域子空间电路模块的基于累加器测试的低功耗测试方法.该方法将测试矢量进行伪格雷码编码以降低电路的开关活动率,从而减少测试功耗.FPGA实现的由3~2计数器构成的8位行波进位加法器的实验表明,该方法降低了约17%的测试动态功耗.接着研究了该低功耗测试的硬件实现.通过复用电路中的加法器,巧妙、成功地避免了额外逻辑异或功能模块的引入.该设计将测试的额外硬件开销降至最低且不需要电路结构的调整.该低功耗测试方法能测试出邻域子空间对应电路基本组建模块内的任意固定性组合失效,且不会降低原电路的性能.     

嵌入式逻辑分析仪在SOPC系统调试中的应用

随着逻辑设计复杂性的不断提高,仅依赖于软件方式的仿真测试了解设计系统的硬件功能已远远不够。本文介绍了可编程逻辑器件开发工具Quartus II中SignalTap II嵌入式逻辑分析仪的特点和使用过程,并给出一个具体的SOPC设计实例,详细介绍使用SignalTap II对Nios系统调试的具体方法和步骤S。ignalTap II在SOPC系统调试中能够捕捉和显示实时信号,方便我们在软件运行过程中跟踪FPGA硬件内部的特性,大大减少了调试、验证过程花费的时间,提高了SOPC设计的灵活性。     

利用内插优化技术解决谐波检测小波混叠

针对以往电力系统谐波检测的常规小波分析方法中没有抗混叠措施而导致精度低、鲁棒性差等问题，采用新的优化设计标准设计了一种内插优化小波滤波器,以解决电力系统谐波检测中的小波混叠现象。这种滤波器结构可以同时兼顾信号保持与混叠抑制两方面因素，克服了常规小波滤波器设计时，因把信号的精确重建放在首位，而把混叠分量的抑制因素放在次要位置所带来的固有缺陷，从而可以有效消除小波混叠误差，有利于进行电力系统谐波信号分析，为电力系统谐波的精确检测提供了一种有效手段。数值试验和与常规小波分析方法相比较的结果表明，该方法具有广阔的应用前景。