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为了降低模拟电路参数型故障的测试难度,提出了一种基于奥克塔夫(Octave)-Haar小波结构的模拟VLSI电路故障诊断方法。将测试响应经小波滤波器组完成子带滤波,随后对各子带滤波序列计算故障子序列与正常子序列的互相关系数,对每一故障,可确定出互相关系数最小的子带,并将此数值作为该故障的特征,对应子带的正常响应序列的自相关系数作为无故障特征,用故障特征与正常特征的对比可诊断故障。对国际标准电路的实验表明,该方法对参数型故障的诊断已具有高分辨率。 相似文献
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提出一种基于确定性完备测试集的数字集成电路多加权集随机测试生成方法 .通过引入搜索与迭代算法 ,将完备测试集分成若干测试子集 ,每一子集对应一个权集 ,即产生该子集中测试矢量的被测电路各主输入端取‘1’值的概率组合 .该方法与文献 [2 - 3]的结果相比 ,在测试序列长度或硬件开销上获得了改善 ,对大规模集成电路的内建自测试尤为适用 相似文献
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一种基于最高爆发压力的发动机失火诊断原理 总被引:2,自引:0,他引:2
本文介绍了一种将作功冲程中最高爆发压力出现时刻附近瞬时角加速度的变化作为多缸机失火现象存在和分辨失火缸的判据的方法。这一方法降低了已有诊断方法中对高速数据采集硬件系统的要求。 相似文献
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时延故障对高速运算电路性能有着关键性的影响,本文对其中之一的并行前置树型加法器的通路时延故障测试作了研究。在分析其结构特点的基础上研究了其通路时延故障的可测性,结果表明并行前置树型加法器所有通路都可实现单通路无险象强健时延故障测试,这是时延故障测试中最严格的测试条件。在此基础上,本文提出了通路选择方法,用来选择一组基本通路,使得其他通路的时延可以通过对所选择的基本通路测试计算而得,无需对所有的通路作测试,这样既保证了电路的性能,又提高了测试的效率。仿真结果表明了这种方案的有效性。 相似文献
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提出了一种基于确定性测试集的数字集成电路随机测试生成方法。通过将完备测试集分成若干子集,由每一子集计算产生子集中测试矢量的被测电路各主输入端取“1”值的概率组合即所谓的权集。通过减小测试子集生成概率的方差可以减少低生成概率的测试矢量数,进而减小在高故障覆盖率下的测试长度,该方法对大规模集成电路的内测试和外测试皆适用。 相似文献
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数字系统中可测性的测度是表征电路可测难易程度的一个量.可测性包括可控性和可观测性.这里主要讨论可控性算法以及相应的C 程序设计思想,最终的目标是对于任意给定的一个数字电路,可通过运行编写的程序,得到电路任意一节点的可控性值. 相似文献
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本文利用基于交叉算法的神经网络训练方法对模拟电路进行性能分析.前馈神经网络的监督学习通常是一种从上到下(top-down)的学习模式,具有单隐层结构的前馈神经网络也可采用从下到上(bottom-up)学习模式的非监督学习算法来进行,基于交叉算法的复值神经网络训练方法突破以往算法的各种局限,其学习过程将从下到上的非监督学习和从上到下的监督学习相结合,网络性能更优.模拟电路特性分析的仿真研究表明该算法行之有效. 相似文献
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对时延故障测试提出了一种采用累加器实现测试序列生成的方案。该方案通过对累加器作可测性设计,并复用其硬件电路,所生成的测试序列具有单个位跳变特性。已有的理论和实验结果都表明这种单跳变测试序列在时延故障测试中具有比多跳变序列更高的强健故障覆盖率。同以往方法相比,该方案主要特点是具有更低的硬件成本,同时,产生所有单跳变向量的时间也接近理论最小值。由于该方案对系统累加器的复用而减少了对系统的性能开销,可有效的用于强健时延故障内建自测试的测试序列生成。 相似文献
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基于SVIC编码的SOC测试数据压缩 总被引:3,自引:0,他引:3
本文针对SOC测试数据压缩,提出了一种新的可挑选变长输入编码(SVIC)方案。先采用一启发式的贪婪算法,得到带有无关位测试集TD的差分矢量序列Tdiff后,再用该SVIC编码对其进行压缩,以缩短测试时间,降低测试数据带宽的要求。文中同时给出了相应SVIC解码器的设计。实验结果表明,在硬件开销接近时,SVIC的压缩比可比SC编码平均高出约17.46%;而与VIHC编码相比,虽然其压缩比略有下降,但SVIC解码器所要求的面积开销却可显著降低。 相似文献