一种用于降低版图复杂度的新的反向光刻算法

随着光刻系统被驱动用来生产65nm以下的器件时,反向光刻技术（ILT）的应用前景变得越来越广阔。不过,采用反向光刻技术得到的版图通常很难制造,限制了反向光刻技术的使用领域。在这篇文章里提出了一个新的复杂度惩罚项,文章里面称为全局小波惩罚项。通过在版图上进行了四个独特的小波变换,之后选择了一个版图高频成分含量最高的方向作为优化的小波变换方向,全局小波惩罚项对于版图的高频分量能进行更加深入的分析。在这之后,文章中提出了一个新的基于梯度法的反向光刻算法,新算法里面通过将全局小波惩罚项作为它的第一阶段复杂度惩罚项,能更好的降低版图复杂度。实验证明,基于90nm的光学条件和三个典型的65nm的flash阵列版图,相比于采用文章中称为局部小波惩罚项作为复杂度惩罚项的梯度算法,新算法得到的三个版图结果,总的顶点数目分别下降了12.89%,12.63%和12.64%,与此同时精确度保持在同一个水平上。     

基于域划分的嵌入式处理器代码压缩方法

为了提高基于域划分的代码压缩方法的压缩率,在传统的位置模型的基础上,挖掘了不同类型指令内部符号间的相关性,提出了一种新的相关模型--类型模型.综合位置模型和类型模型,进一步得到另一种相关模型--混合模型.提出了一种使用混合模型,采用霍夫曼编码的代码压缩方法以及相应的低开销硬件解压缩实现方案.以自主研发的16位嵌入式数字信号处理器（DSP）SPOCK指令集为例,对OggVorbis测试压缩性能.实验结果表明,使用混合模型在少量硬件代价下对SPOCK指令集的压缩率达到53.16%,比传统的位置模型方法提高了12%~14%     

有源功率因数校正控制芯片的设计与实现

为了有效改善电网供电质量,提高电能利用率,针对中大功率电器功率因数校正的需要,设计了一种带输入电压前馈的基于平均电流模式控制的有源功率因数校正(APFC)控制芯片.该芯片集成了输出过压保护和涌入电流限制等保护电路,采用1.5μm双极型-CMOS（BiCMOS）工艺实现,芯片面积为2.44 mm×2.38 mm.基于该芯片设计了一250 W功率因数校正电路,测试结果表明,芯片在12 V供电电压的条件下,静态功耗为48 mW（不包括开关损耗）;在220 V交流输入、满负载下的功率因数为0.993.     

基于标准单元库扩展的快速乘法器设计

设计并实现17×17 bit带符号数字乘法器。为了提高乘法器的性能,采用改进的Booth编码算法、Wal-lace树型结构以及基于标准单元库扩展的设计方法。该方法使用逻辑功效模型分析乘法器的关键路径,通过构造驱动能力更为完备的单元以实现关键路径中每一级门功效相等,从而得到最短路径延时。将TSMC 90 nm标准单元库扩展得到扩展单元库,使用两个单元库版图分别实现数字乘法器,基于扩展单元库实现的乘法器速度提升10.87%。实验结果表明,基于标准单元库扩展的半定制设计方法可以有效提升电路的性能,这种方法尤其适用于电路负载过大的情况。     

优化层分配的无网格详细布线算法

H—V布线模式下产生通孔的根本原因是由于不同线网间存在几何重叠或交叉；标准单元内布线主要应用多晶硅层与单金属层的布线层资源，考虑到不同层间相异的导电特性，文章提出了一种算法，基于网段拓扑交叉分析实现最大化金属层及最小化多晶层分配，优化线网通道分配与线长，同时满足通孔最小化。     

一种集成电路超大规模线网快速分析算法

随着芯片集成度的提高和规模的增大，连线效应已成为影响电路性能的主要因素。对于分析、验证电路线网问题，直接利用常规线性方程组求解算法无法同时满足内存空间与运行时间上的限制。文章分析了Cholesky分解法的网络模型，提出了一种网络层次式矩降压缩方法，实现了快速线网分析和验证运算。     

用于快速光学邻近校正的可变阈值光刻胶模型

提出了用于光刻仿真的建模流程。用高斯滤波器与空间影像进行卷积，得到改进的空间影像来模拟光刻胶的扩散，然后使用可变阈值光刻胶模型，以实际工艺数据拟合该模型参数，再把改进空间影像的相关信息作为输入，并根据可变阈值光刻胶模型所确定的光强阈值为预测CD（critical dimension）变化，从而使光刻仿真的结果更精确地附合实际测量数据。由于正确地表征了实际工艺的特征，模拟结果显示，多参数光刻胶模型更适于实际开发的光学邻近校正（optical proximity correction,OPC)仿真工具。     

SERR:基于模拟进化技术的性能驱动总体布线算法

本文结合ＢＢＬ布图模式，以提高整个芯片的时间性能为目标，提出了关于总体布线的基于模拟进化（ＳＥ）技术的拆线与重布线算法（简称为ＳＥＲＲ算法）．ＳＥＲＲ算法对传统的顺序布线算法进行了改进，运用概率准则选择线网进行拆除与重布，具有绕开局部优化点、得到全局优化解的能力．实验证明，ＳＥＲＲ算法能够较好地达到优化整个芯片的连线延时性能的目标     

高速CMOS电路的单元延时模型分析

由于互连线电阻引起的时序问题对IC设计带来了越来越大的影响，选取精确的模型来计算延时变得非常重要。本文结合传统延时模型的特点，对有效电流源模型(ECSM)作了改进，通过分段线性方法精确地匹配了负载激励点波形的非线性特性，有效地解决了原模型中存在的不足。经理论分析和实验验证，该模型能快速有效地求解延时，能很好地应用于超深亚微米工艺下的时序分析。