面向宽电压应用的容错时钟门控单元设计

为了将时钟门控技术应用于时序容错系统中,提出具备时序错误检测与自纠正能力的时钟门控单元.该单元通过监测内部虚拟节点电压变化,得到数据晚到信息;利用该监测信息可以重新打开时钟树网络,完成时钟被错误关断情形的当前周期自主现场纠错.给出容错时钟门控单元在现有的多种时钟门控技术中的适用性分析,讨论与之对应的纠错方案选择策略.基于SMIC 40 nm LL工艺库,仅新增12个额外的晶体管实现该单元,从原理图和版图2个层面,对其在宽电压工作下的容错能力进行分析验证,并给出集成到系统设计时所需的时序检查方法.将该单元应用于一款商用处理器C-SKY CK802物理设计中,实验结果表明系统能效相对于传统设计提高了64.7%,而时钟树功耗相对于现有的容错设计下降了32%.     

基于数据流的SoC性能建模方法及实现

针对传统基于模块描述建模方法在性能估算和验证的精确性、灵活性和设计迭代方面的不足,围绕资源分配、性能参数标注和仲裁算法指定等,提出基于事务数据流的系统芯片(SoC)性能建模方法.该方法通过加入SystemC的时序控制机制的TDFLib的C++泛型库,以及描述SoC系统模型的性能建模语言(PML)的域特定语言来实现.PML源文件可生成包含TDFLib调用的C++代码,再经过编译并与可复用仿真程序框架链接得到可执行的系统性能分析模型.该模型在SystemC内核控制下进行周期精确的仿真,运行结果保存在MySQL数据库中.结果表明该性能建模方法能够提高架构设计与分析的效率.     

支持程序无缝切换的高性能硬件堆栈

针对函数调用中上下文切换产生的性能损失,提出一种支持程序无缝切换的嵌入式处理器高性能硬件堆栈.高性能硬件堆栈包括数据栈和返回栈,采用动态可重构的两级缓存机制,消除程序切换的性能开销.数据栈实现单周期多数据压栈/出栈,隐藏程序切换中的堆栈操作;返回栈实现指令超前预取,消除程序返回时流水线气泡.数据栈与返回栈分别复用数据和指令高速暂存器,实现用户可重构的二级缓存.实验结果显示：本方法平均提升性能10%以上,功耗降低2%.     

素数域椭圆曲线密码加速器的VLSI实现

分析了素数域椭圆曲线密码（ECC）算法的软件效率,针对软件效率较低的问题,对密码系统进行软硬件划分,提出了一种适用于椭圆曲线密码SoC的硬件加速器设计,并设计了密码SoC的结构。硬件加速器实现了素数域的点乘和素数检测,以少量的面积为代价提升了系统性能。密码芯片实现了SM2商用密码标准规定的6种算法。加速器基于HJTC [0.11 μm] eFlash单元库,面积约为[0.6 mm2]。在50 MHz的频率下,192 bit非固定点乘运算性能为167次/s,256 bit非固定点乘运算性能为94次/s。实验结果表明,该加速器的单位面积性能高于其他同类设计。     

一种改进的考虑划痕的关键面积计算模型和方法

关键面积计算对于集成电路成品率的准确预测有着重要的意义。为了得到精确的结果,关键面积计算需要根据缺陷形状的不同选择适当的缺陷模型。针对化学机械研磨引入的划痕,提出了一种线性缺陷模型来计算其关键面积。在此基础上进一步考虑了线端效应的影响,对考虑划痕的关键面积计算模型提出了改进。实验结果表明改进后模型的计算结果更为准确。     

一个可处理多种约束的多层布线通孔最少化算法

本文分析了常用的VLSI多层布线图模型线段－相交图SCG的局限性,提出了对SCG模型的修正,并基于该模型用模拟退火算法来解决通孔最少化问题,算法可以处理严格和非严格分层的布线,并考虑了许多物理约束的处理方法.实验证明算法可以较大程度地减少通孔.     

基于VHDL语言的数字电路测试码自动生成

本文提出了一种新的基于VHDL语言的组合数字电路测试码自动生成方法。在VHDL语言描述组合数字电路的基础上,建一VHDL语言的编译器,并输入为描述被测电路的VHDL语言,输出结果为描述被测电路功能的一系列逻辑表达式。针对这些逻辑表达式,本文详细地介绍了一种能直接产生电路测试码的算法。     

基于BSG模型的BBL布局

布局是VLSI物理设计的关键步骤之一.对于一般的BBL布局,一个基本问题是如何对布局问题的解进行有效的表示,文献[1]提出了BSG模型并对non-slicing结构的BBL布局进行了成功的表示.文章对BSG模型进行了研究和实现,并在用模拟退火算法实现过程中进行了搜索策略的改进,得到了较好的实验结果.     

MARS：一个通用多层区域布线算法

提出一个VLSI多层区域详细布线算法,算法使用模拟进化技术进行拆线重布线,对单个线网则使用改进型多层迷宫算法进行布线。     

一种基于概率解释的新型互连线时延Slew模型

基于概率解释的互连线时延模型具有效率高,实现简单,估计准确等特点,在亚100纳米工艺IC设计及验证中具有较好的应用前景.基于概率解释的互连线时延模型往往需要大量的查表计算,对效率及计算精度都存在一定的影响,而且有些模型不能进行Slew的估计.本文提出了一种基于BS统计分布的互连线时延模型,完全避免了查表运算而且可直接用于Slew估计.90纳米工艺TCAD仿真实验结果表明,该模型在效率、精度、实现难易程度等方面具有一定的优势,对亚100纳米VLSI静态时序分析及相关EDA工具开发也有一定的参考价值.