高调光比发光二极管驱动控制器的设计与实现

This paper presents a high dimming ratio light emitting diode （LED） drive controller chip with digital mode dimming （DMD）. The chip is composed of a boost power converter and a dimming control block. A novel constant on time （COT） control strategy is proposed for boost converter to achieve high dimming ratio. In addition, a fast enough load transient response of the converter power stage ensures its high dimming ratio. The COT control circuit operates mainly based on two current-capacitor timers and a finite state machine （FSM）. The LED drive controller chip is designed and fabricated in 1.5μm bipolar CMOS-DMOS （BCD） process with a die area of 1.31 x 1.43 mm^2. Experimental results show that the proposed LED drive system works well. And, as expected, the minimum LED dimming on time of 1.0μs and the corresponding dimming ratio of 1000 ： 1 at 1 kHz dimming frequency are successfully achieved.     

一种面向无线音频应用的片上系统平台

提出并实现了一种面向无线音频的高性能、低功耗Calliope SoC架构平台.该平台通过多媒体DSP指令扩展的CK510E处理器、前向纠错编解码ASIC IP和双协议(I2S和S/PDIF)数字音频接口IP,兼容多种音频编解码标准和数字音频传输标准,并可有效提高无线传输信道的容错性.基于Calliope SoC架构平台,给出了音频编解码算法的优化实现方法.实验证明:使用RS(32,24)的FEC使无线数字音频传输系统的丢包率在移动情况下由7.21%降到4.87%,有效提高了系统的准确稳定性.Calliope SoC平台可分别在40 MHz、80 MHz和70 MHz系统工作频率下实现SBC、MP2和FLAC三种不同音频实时编/解码运算.     

一种智能化电源管理集成电路的研究

给出一种用于荧光灯电子镇流器的智能化电源管理集成电路的设计.其独特的电路结构设计使该电
路芯片可在低电源电压下工作，从而可利用12 V 低压BiCMOS工艺实现。该电路工作时只需外接少量元件
，针对预热式荧光灯3个工作阶段的特性设计的智能化控制策略，可控制实现荧光灯在预热、启动及发光
各阶段的正常工作和状态异常保护，包括过压保护和容性保护，保证了电子镇流器在电源电压异常、灯管
缺损等情况下的安全有效工作，并能在新灯管安装后自动启动点燃。电路的计算机仿真结果与设计要求相
符，智能控制部分已通过现场可编程门阵列(FPGA)验证，功能正常.     

利用基地址相关的低功耗数据cache设计

为了减少以地址偏移为主要寻址方式的精简指令处理器中数据cache的功耗，提出了充分利用读写指令相对于基 地址的关联性，减少对cache的数据存储器和标志存储器的访问次数.通过建立两个数据结构来保存组选择信息：一个与 通用寄存器一一对应的有效位表用来保证基地址仍然维持在原cache行；一个组选择信息表用来记录最近的cache访问的 组选择信息，减少比较代价.该方法适用于多个组的组关联cache和可锁定的cache设计，已被应用于200 MHz的精简指令 集（RISC）处理器中.该处理器采用TSMC0.18μm工艺，对一些基准程序进行了测试，结果显示该方法可以节省大约30％ 的数据cache功耗，还具有硬件代价小的优点     

一种新型的用于高速串行接口电路的单片锁相环电路设计

本文提出了一种新型的适用于USB2.0高速模式480MHz时钟产生的单片锁相环(PLL)电路.该PLL电路由一个鉴频鉴相器电路、一个电荷泵、一个低通滤波器、一个压控振荡器和分频器组成.论文着重对由环型差分对组成的压控振荡器电路进行了优化.电路的设计基于TSMC的0.25(m CMOS混合信号模型,电路的前后仿真结果表明该电路不仅能产生频率为480MHz的时钟信号,并且抖动(jitter)只有2ps rms,锁定时间(lock time)是1.8(s,完全满足USB2.0接口芯片对PLL的要求.     

超深亚微米与纳米级标准单元的可制造性设计与验证技术

当半导体工业进入到超深亚微米时代后,标准单元的设计面临着新的挑战.由于亚波长光刻的使用,图形转移质量将严重下降.在这种情况下,以集成电路的可制造性作为目标的"可制造性设计"方法在标准单元设计中变得至关重要.本文分析了超深亚微米与纳米工艺条件下标准单元设计中遇到的一些典型可制造性问题,提出了相应的新设计规则和解决方案,完成了实际90nm工艺下标准单元的可制造性设计工作.同时,文中提出了包括光刻模拟、测试电路组等技术在内的单元可制造性设计和验证的流程.     

一种新型最小电压有源箝位PFC控制器

设计了一种可实现最小电压有源箝位功能的新型PFC控制器,分析了相应的控制策略,并给出电路实现方法。由该控制器构成的PFC预调节器能够抑制升压二极管的反向恢复电流,并实现开关器件承受的电压应力最小化。采用前沿调制技术,减小输出电容上的纹波电流,可编程的导通延迟时间可以实现主开关和辅助开关的零电压导通。芯片采用1.5μm BCD(Bipolar,CMOS,DMOS)工艺设计;通过仿真实验,对设计进行了验证。     

面向延迟和面积平衡的时钟网变线宽算法

在深亚微米下,变线宽技术是互连线优化的一种有效方法,针对时钟网布线,提出一种分布优化时延、面积和时钟偏差的变线宽算法,其中各阶段的优化是有机结合的,首先,提出一种基于敏感度的方法优化互连线树的延迟;而后在满足延迟约束的条件下,通过近似规划法使连线面积的增加最小;最后,为了确保时钟偏差小于给定的约束,进一步对时钟树枝宽度进行局部调整,实验表明,通过将基于敏感度的方法和较严格的数学规划方法结合起来可有     

面向IP核测试复用的测试环设计

提出了一种改进的测试环单元设计.它在传统的P1500测试环单元基础上添加一个多路器,实现了对测试环单元的功能数据路径测试,并解决了测试环扫描链在扫描移位过程中的安全移位问题,同时还可以降低扫描移位过程中产生的动态测试功耗;在分析了两种典型测试环P1500测试环以及飞利浦TestShell测试环的基础上,提出了一种三态测试环结构.该结构允许共用同一条测试总线的不同IP核直接连接到测试总线上.     

基于模型的光学校正系统的设计与实现

为了使光刻结果更好地符合版图设计,保证在硅片上制造出的电路在功能上与设计电路一致,提出了一种对掩模进行自动补偿的系统性技术.根据光刻机和光刻胶特性,模拟了实际的光刻过程.校正处理的核心是基于模型的掩模图形优化模块,通过调用光刻模拟器直接对输入待校正的掩模图形进行优化.最后通过对掩模版图的验证,保证校正后的掩模图形满足成像图形的精度要求.应用实例证明,该系统准确实现了版图的精确设计与校正.