量子遗传算法在多输出Reed-Muller逻辑电路最佳极性搜索中的应用

量子遗传算法是一种融合量子计算和遗传算法优点的智能算法,常用于求解组合优化问题.本文给出多输出RM(Reed Muller)逻辑电路最佳极性搜索方案,将量子遗传算法应用到多输出固定极性RM电路逻辑优化中.针对量子遗传算法易陷入局部极值的缺陷,结合群体灾变思想,提出一种基于量子遗传算法的多输出RM逻辑电路最佳极性搜索算法.最后对多个大规模PLA格式基准电路测试表明：该算法与基于遗传算法的最佳极性搜索相比,在优化能力、寻优性能和收敛速度等方面都有不同程度的提高.     

三值绝热计数器的开关级设计

为了降低多值逻辑电路的功耗,采用开关级设计技术设计一种新型三值绝热计数器.该方案以电路三要素理论为指导,并通过对多值计数器结构及工作原理的分析,分别推导出构成三值绝热计数器的三值绝热触发器、三值绝热正循环门、三值绝热进位电路的开关级函数表达式,利用具有不同阈值的NMOS管和交叉存贮型结构实现相应的电路.将所设计的计数器进行PSPICE模拟,结果表明,三值绝热计数器具有正确的逻辑功能及明显的低功耗特性.     

基于压控振荡器的真随机数发生器设计

通过对频率抖动机理的研究,提出一种基于压控振荡器（Voltage-Controlled Oscillator,VCO）的真随机数发生器（True Random Number Generator,TRNG）设计方案.该方案将电阻热噪声放大后作为VCO的控制信号使其振荡频率在中心频率附近随机抖动.VCO所产生的慢振荡信号对周期固定的快振荡信号采样生成原始随机序列,然后利用后处理电路提高序列均匀性并消除自相关性.通过热噪声发生器调节VCO的中心频率可实现序列比特率和随机性之间的权衡.所提电路采用SMIC 55nm CMOS工艺设计,芯片面积0.0124mm²,比特率10Mbps,平均功率0.81mW.输出的随机序列通过NIST SP 800-22测试.     

基于CNFET的高性能三值SRAM-PUF电路设计

通过对碳纳米管场效应晶体管（Carbon Nanotube Field Effect Transistor,CNFET）和物理不可克隆函（Physical Unclonable Functions,PUF）电路的研究,提出一种高性能三值SRAM-PUF电路结构.该电路结构首先利用交叉耦合三值反相器产生随机电流,并对其电流进行失配分析;然后结合三值SRAM单元的电流竞争得到随机的、不可克隆的三值输出信号"0"、"1"和"2".在32nm CNFET标准模型库下,采用HSPICE对所设计的三值SRAM-PUF电路进行Monte Carlo仿真,分析其随机性、唯一性等性能.模拟结果表明所设计的三值SRAM-PUF电路归一化随机性偏差和唯一性偏差均为0.03%,且与传统二值CMOS设计的PUF电路相比工作速度提高33%,激励响应对数量为原来的（1.5）ⁿ倍.     

基于多级协同混淆的硬件IP核安全防护设计

传统硬件混淆从物理级、逻辑级、行为级等进行单层次混淆,没有发挥多级协同优势,存在安全隐患.该文通过对物理版图、电路逻辑和状态跳变行为的关系研究,提出多级协同混淆的硬件IP核防护方法.该方案首先在自下而上协同混淆中,采用虚拟孔设计版图级伪装门的方式进行物理-逻辑级混淆,采用过孔型物理不可克隆函数(PUF)控制状态跳变的方式实现物理-行为级混淆;然后,在自上而下协同混淆中,利用密钥控制密钥门进行行为-逻辑级混淆,利用并行-支路混淆线的方法完成行为-物理级混淆;最后提出混淆电路在网表的替换机制,设计物理-逻辑-行为的3级协同混淆,实现多级协同混淆的IP核安全防护.ISCAS-89基准电路测试结果表明,在TSMC 65 nm工艺下,多级协同混淆IP核在较大规模测试电路中的面积开销占比平均为11.7％,功耗开销占比平均为5.1％,正确密钥和错误密钥下的寄存器翻转差异低于10％,所提混淆方案可有效抵御暴力攻击、逆向工程、SAT等攻击.     

基于电流镜的电流型PUF电路设计

通过对物理不可克隆函数(Physical Unclonable Functions,PUF)电路和电流镜的研究,提出一种基于电流镜的电流型PUF电路设计方案。该方案首先利用多路电流镜产生随机电流,然后使用电流型敏感放大器比较两路电流的大小,最后产生随机的输出响应。在SMIC 65nm工艺下,利用全定制方法设计PUF电路,在最小尺寸下PUF单元的版图面积为2.59μm×1.51μm。通过Spectre软件,在不同电压、温度等工作环境下进行Monte Carlo仿真验证,分析PUF电路的识别能力。实验结果表明所设计的PUF电路逻辑功能正确,且具有良好的随机性和稳定性,可广泛应用于密钥产生和设备认证等领域。     

基于PLL-VCO的纳米级高准确性老化监测电路研究

随着集成电路制造工艺不断向纳米尺度推进,老化效应严重影响电路的可靠性和使用寿命,抗老化设计已经成为纳米级CMOS电路的研究热点。如何有效地监测与量化电路老化,是纳米级CMOS电路抗老化设计的前提。本文通过对电路老化原理和频率退化机制的研究,提出一种基于锁相环和压控振荡器(phase-locked loop and voltage-controlled oscillator, PLL-VCO)的全数字老化监测电路老化方案。该方案利用PLL电路输出频率仅受外部输入时钟控制的特点,消除监测电路自身老化的影响;然后,在TSMC 65nm CMOS工艺下实现PLL-VCO老化监测电路,面积为303.28×298.94μm2。实验结果表明,PLL-VCO监测器测试准确性对高温和高压老化分别提高2.4%和18.7%。     

绝热CMOS与传统CMOS接口电路的设计

为了将绝热CMOS电路嵌入到传统电路系统中替代耗能较大的部件，本文研究并设计绝热CMOS电路和传统CMOS电路两者之间的接口电路：传统CMOS到绝热CMOS （Traditional CMOS to Adiabatic CMOS, TC/AC）的接口电路、绝热CMOS到传统CMOS （Adiabatic CMOS to Traditional CMOS, AC/TC）的接口电路。这样传统CMOS电路可以通过TC／AC接口电路来驱动绝热CMOS电路，绝热CMOS电路可以通过AC／TC接口电路来驱动传统CMOS电路，从而可以利用具低功耗特性的绝热CMOS电路来降低整个电路系统的功耗，增强绝热CMOS电路的实用性。最后计算机模拟验证了TC／AC接口电路和AC／TC接口电路逻辑功能的正确性。