5 GHz 0.18 μm CMOS工艺正交输出VCO

文章采用全开关状态的延时单元和双延时路径两种电路技术设计了一种高工作频率、低相位噪声的环形振荡器.环路级数采用偶数级来获得两路相位相差90 ℃的正交输出时钟.采用TSMC 0.18 μm CMOS工艺进行流片,电压控制振荡器(VCO)的频率范围为4.9～5.5 GHz,模拟的相位噪声为-119.3 dBc/Hz@5 M,采用1.8 V电源电压,核芯电路的功耗为30 mW, 振荡器核芯面积为60 μm×60 μm.     

12-Gb/s 0.25-μm CMOS 1:4分接器

介绍光纤传输系统的组成,分析1:4分接器的树型结构,并给出其主要特点.在此基础上,进一步探讨树型结构中所用的1:2分接器,并给出其中的锁存器电路结构.此外,讨论了起重要作用的匹配电路以及驱动电路.电路采用标准的0.25μm CMOS工艺设计并实现.实际测试结果显示该电路能够稳定地在STM-16至STM-64所要求的数据速率下工作,最高工作速率为12.92Gb/s.     

应用于GPS频率综合器的可编程分频器的设计

设计了应用于全球定位系统(GPS)1.2GHz频率综合器中的可编程分频器.该分频器可实现600～700范围的分频比,并利用改进的均匀分频算法使分频输出波形的占空比更加理想.设计采用SMIC 0.18μm CMOS工艺标准单元的半定制设计方法,按照标准数字集成电路设计流程进行设计,包括Verilog代码编写、逻辑综合、版...     

气韵与现实的兼容并蓄——裕华·E户型样板房

正设计师从建筑本身与室内空间的基调上呈现多元兼容并蓄,整个空间冷暖两种色调的对比正是形而上学与现实主义的体现。范生活旗下的空间设计品牌。深圳十大新锐软装设计公司,专注于室内软装设计,为国内客户提供专业的酒店、商业会所、大宅别墅、高端咖啡/餐饮和跨界商业空间的陈设艺术服务。"每个人都可以活在自己的世界里。但只有两样东西让我热血沸腾:一是对美的感知。而另外一样,则是智慧。"     

TC11钛合金整体叶盘应用3D激光快速成形技术研究

3D激光快速成形技术是一种高性能材料制备与复杂零件直接近净成形一体化的先进制造技术。本文介绍了采用3D激光快速成形技术研制的某型涡扇发动机TC11钛合金四级风扇整体叶盘的性能和组织,以及零件在加工过程中的无损检测、刀具结构设计、叶片变形控制技术和在线检测技术等的研究情况。     

氨基酸测定方法的研究进展

氨基酸的分析研究是工业、农业和生命科学中的重要课题。对氨基酸测定方法进行了综述,主要介绍了化学法、分光光度法、色谱法和电化学法等氨基酸测定方法。     

GPS射频接收芯片中低功耗压控振荡器的设计

设计了一种应用于GPS射频接收芯片的低功耗环形压控振荡器.环路由5级差分结构的放大器构成.芯片采用TSMC 0.18 μm CMOS工艺,核心电路面积0.25 mm×0.05 mm.测试结果表明,采用1.75 V电源电压供电时,电路的功耗约为9.2 mW,振荡器中心工作频率为62 MHz,相位噪声为-89.39 dBc/Hz @ 1 MHz,该VCO可应用于锁相环和频率合成器中.     

多相位低相位噪声5GHz压控振荡器的设计

采用TSMC 0.18μmCMOS工艺实现了全差分相位差为 450 的 LC低相位噪声环形压控振荡器电路。芯片面积 1.05 mm×1.00 mm。当仅对差分输出振荡信号的一端进行测试时, 自由振荡频率为5.81 GHz, 在5 MHz频偏处的相位噪声为-101.62 dBc/Hz。     

用于12.5Gbit/s SerDes系统锁相环倍频器设计

采用0.18μm CMOS工艺设计了一款6.25 GHz锁相环倍频器,该倍频器适用于12.5 Gbit/s半速率复接的串行器/解串器(SerDes)发射系统。该锁相环倍频器不仅为SerDes发射系统提供6.25 GHz的时钟,也为系统提供1.25 GHz占空比1∶4的时钟。设计中鉴频鉴相器采用真单相时钟(TSPC)触发器,电荷泵采用电流舵结构,压控振荡器采用三级双延时环路结构,20分频器中的高速五分频采用源极耦合场效应晶体管逻辑(SCFL)触发器、低速四分频采用TSPC触发器。电路芯片面积为0.492 mm×0.668 mm。测试结果显示,锁相环的锁定范围为4.78～6.6 GHz,在1.8 V电源电压下核心电路的功耗为67.5 mW。当锁相环工作在6.25 GHz时,10 MHz频偏处相位噪声为-98.5 dBc/Hz,峰峰抖动为15 ps,均方根(RMS)抖动为3.5 ps。     

用于SDH-64光发射机的低功耗CMOS 4∶1复接器

介绍了可用于SDH STM-64光纤传输系统的4∶1复接器.整个电路采用树型结构,低速的复接单元采用动态双相伪NMOS逻辑实现,高速的复接单元采用SCL逻辑实现,提出了一种新型采用正反馈对的单端转双端电路,实现由低速单元到高速单元的逻辑变换.基于此结构的全定制单片集成电路采用0.18 μm CMOS工艺设计并实现.测试结果表明,在供电电压1.8 V,50 Ω负载条件下,复接输出数据速率超过10 Gbit/s,在标准速率10 Gbit/s,输出电压峰-峰值180 mV时,功耗仅为180mW,抖动4.9/s(rms),芯片面积为0.89 mm2×0.7 mm2.