一种低杂散锁相环频率综合器

基于SMIC 0.13 μm CMOS工艺,设计了一种锁定频率范围为0.25~1.25 GHz的低杂散锁相环频率合成器。该电路采用一种改进的高精度电荷泵,以减小电荷共享、电流失配等非理想效应,降低了相位误差,减少了输出信号的参考杂散;采用压控电阻器作为延迟单元,设计了一种输出频率广、相位噪声低的压控振荡器。Spectre仿真显示,输出电平在0.3~1.1 V范围时,电荷泵的充放电电流失配仅为0.2 %,锁相环锁定后的杂散小于-90 dBm,满足了低杂散的设计要求。     

基于OFDM技术的有线传输系统仿真

文章对高速载波调制解调技术原理及其实现技术进行研究,并根据MIL-STD-1553A/B实际传输的硬件系统,建立信道模型及噪声模型。该系统由基带信号处理和线缆驱动两部分组成,通过对传输系统中各处理模块的分析,并利用Matlab Simulink仿真平台进行系统级仿真,仿真结果表明OFDM调制解调技术获得10-5较低的误码率,可应用于已有的1553总线这样的高速有线传输系统。     

基于OFDM技术的高速有线传输系统软硬件设计

设计了一种基于OFDM技术的高速有线传输系统,分为接收端和发送端两部分,每一部分均由PC、DSP、调制解调模块组成。软件系统由PC端软件和DSP端软件组成,其中PC端软件负责人机交互,DSP端软件主要负责数据的处理和传输,软件设计采用发送端和接收端一体化设计,使用了分层设计和模块化设计的思想,具有良好的复用性和移植性,综合使用了网络开发、DSP、PC编程等技术。系统实验结果表明,该系统能实现数据在双绞线上的高速、可靠传输,拥有良好的应用前景。     

基于SimpleSim-ARM模拟器的软错误易感性分析与评估

随着集成电路特征尺寸的逐步缩小,随之而来快速增长的软错误率严重限制了现代微处理器的应用,因此对微处理器可靠性进行评估十分重要。在微处理器体系结构级进行软错误易感性评估能反映出微处理器部件的可靠性,提出基于SimpleSim-ARM模拟器对微处理器体系结构级进行软错误易感性评估的方法,可用于对ARM体系结构微处理器进行软错误易感性评估。根据提出方法对StrongARM SA-11xx进行软错误易感性分析,实验结果表明,在基准配置情况下,存储部件中寄存器文件的平均AVF值为57.76%;非存储部件发射队列（IQ）、保留站与重定序缓冲（RUU）与功能单元（FUs）的平均AVF值分别为38.53%、32.02%和12.39%。在不同配置下,IQ和RUU部件容量越大,对应部件AVF评估值越小;FUs数量越多,该部件AVF评估值越小。     

一种基于8051核SoC引导程序的设计与实现

引导程序的开发是系统芯片设计的重要组成部分.针对基于8051核的某控制系统芯片的具体要求,提出了一种系统芯片引导程序的设计策略.该策略思路是:当系统上电复位后,开始执行固化在系统芯片中的引导程序,并加栽存储于片外串行接口Flash的用户程序到片内SRAM中;加载完成后,程序无条件跳到SRAM中执行用户程序.在分析该系统芯片组成的基础上,重点阐述了引导程序开发面临的问题、解决的思路、引导程序的具体实现及开发编译环境的配置.该方案对其它系统芯片引导程序的设计具有一定的参考价值.     

基于主从SVM的低功耗癫痫检测电路实现

基于癫痫患者脑电信号及其噪声的特征,提出了一种基于主从支持向量机(SVM)的低功耗癫痫检测电路.使用主SVM检测癫痫发作的开始,同时启动从SVM,利用相对复杂的从SVM校正癫痫发作的结束;通过引进连续序列检测,降低由离散噪声影响造成的误报率,最终实现低功耗、高性能的实时癫痫检测.利用MIT数据库评估检测性能,平均敏感性...     

ULSI后端设计低功耗技术研究

提出一种新的ULSI后端设计低功耗流程,重点分析了版图压焊点位置摆放、宏单元位置规划、电源网络布局及物理综合功率优化设计等四项关键技术。采用SMIC 0.18 μm 1P6M 自对准硅化物CMOS工艺,设计了一种新型雷达SoC芯片,电路版图尺寸为7.825 mm×7.820 mm,规模为200万门,工作频率为100 MHz。实验结果表明,采用低功耗物理设计技术后,芯片功耗降低12.77 %,满足350 mW功耗的设计要求。该电路已通过用户的应用验证,满足系统小型化和低功耗需求。     

ULSI后端设计低功耗技术研究

提出一种新的ULSI后端设计低功耗流程,重点分析了版图压焊点位置摆放、宏单元位置规划、电源网络布局及物理综合功率优化设计等四项关键技术。采用SMIC 0.18μm 1P6M自对准硅化物CMOS工艺,设计了一种新型雷达SoC芯片,电路版图尺寸为7.825mm×7.820mm,规模为200万门,工作频率为100MHz。实验结果表明,采用低功耗物理设计技术后,芯片功耗降低12.77%,满足350mW功耗的设计要求。该电路已通过用户的应用验证,满足系统小型化和低功耗需求。     

一种32 Bit SoC软硬件协同验证环境的实现

软硬件协同验证是系统芯片设计的重要组成部分。针对基于32 Bit CPU核的某控制系统芯片的具体要求,提出了一种系统芯片软硬件协同验证策略,构建了一个软硬件协同验证环境。该环境利用处理器内核模型支持内核指令集的特性运行功能测试程序,实现SoC软硬件的同步调试,并能够快速定位软硬件的仿真错误点,有效提高了仿真效率。该SoC软硬件协同验证环境完成了设计目的,并对其他系统芯片设计具有一定的参考价值。